Verilog测试反应时间代码

以下是一个简单的Verilog测试反应时间的代码：

module reaction_time_test(
  input clk, //时钟信号
  input button, //测试者按下的按钮信号
  output reg led //LED灯输出信号
);

reg [31:0] timer = 0; //计时器寄存器，用于记录时间
reg test_start = 0; //测试开始标志位
wire button_edge = button & ~test_start; //检测按钮的上升沿信号

always @(posedge clk) begin
  if (test_start) begin //测试开始后
    timer <= timer + 1; //计时器递增
    if (button) begin //测试者按下按钮
      $display("Reaction time: %d", timer); //输出测试结果
      test_start <= 0; //测试结束，重置测试标志位
      led <= 0; //LED灯熄灭
      timer <= 0; //计时器清零
    end
  end else begin //测试未开始
    if (button_edge) begin //检测到按钮的上升沿
      test_start <= 1; //测试开始
      led <= 1; //LED灯亮起
    end
  end
end

endmodule

此代码通过检测按钮的上升沿来开始测试，计时器开始递增，当测试者按下按钮时，输出测试结果并重置测试标志位、LED灯和计时器。