./reg_shift.v:17: syntax error ./reg_shift.v:17: error: Invalid module instantiation ./reg_shift.v:19: error: invalid module item.

这个问题可能是由于在模块实例化时的连接方式不正确导致的。请检查模块实例化语句中的端口连接顺序和模块定义中的端口声明顺序是否一致。端口连接顺序应该与端口声明顺序一致，且所有端口都应该被连接。如果模块定义中有参数，还需要在实例化语句中指定参数的值。

以下是修改后的代码，你可以参考一下：

module reg_shift (
    input [3:0] Din,
    input Load,
    input Left_in,
    input Clock,
    output reg [3:0] Q
);

integer k;

always @(posedge Clock)
    if (Load)
        Q <= Din;
    else if (Left_in)
        for (k = 3; k > 0; k--)
            Q[k] <= Q[k-1];
        Q[0] <= 0;
    else
        Q <= Q;

endmodule

// 模块实例化语句示例
// reg_shift shift_reg (
//     .Din(data_in),
//     .Load(load),
//     .Left_in(left_shift),
//     .Clock(clk),
//     .Q(data_out)
// );

请注意，这个代码中的模块实例化语句是一个示例，如果你的实例化语句中变量名字和信号名字不同，请修改为你自己的名字。