请分别用Verilog语言的数据流模型和行为级模型写一个四选一选择器

数据流模型：

module mux4_to_1_df(input [3:0] data_in,
                    input [1:0] sel,
                    output reg data_out);

always @(*) begin
    case(sel)
        2'b00: data_out = data_in[0];
        2'b01: data_out = data_in[1];
        2'b10: data_out = data_in[2];
        2'b11: data_out = data_in[3];
    endcase
end
endmodule

行为级模型：

module mux4_to_1_behav(input [3:0] data_in,
                       input [1:0] sel,
                       output reg data_out);

always @(*) begin
    if(sel == 2'b00)
        data_out = data_in[0];
    else if(sel == 2'b01)
        data_out = data_in[1];
    else if(sel == 2'b10)
        data_out = data_in[2];
    else
        data_out = data_in[3];
end
endmodule