用vhd语言写地址产生电路cnt10b

以下是一个简单的 VHD 代码示例，用于生成一个 10 位计数器的地址产生电路。该电路将在每个时钟上升沿时递增计数器，并将其值作为输出信号。

entity cnt10b is
    port (
        clk : in  std_logic;
        rst : in  std_logic;
        addr : out std_logic_vector(9 downto 0)
    );
end cnt10b;

architecture Behavioral of cnt10b is
    signal cnt_reg : unsigned(9 downto 0);
begin
    process(clk, rst)
    begin
        if rst = '1' then
            cnt_reg <= (others => '0');
        elsif rising_edge(clk) then
            cnt_reg <= cnt_reg + 1;
        end if;
    end process;

    addr <= std_logic_vector(cnt_reg);
end Behavioral;

在此代码中，我们使用一个名为 `cnt_reg` 的信号作为计数器的寄存器。在每个时钟上升沿时，我们使用 `cnt_reg + 1` 的方式递增计数器。最后，我们将 `cnt_reg` 转换为 `std_logic_vector` 类型并输出到 `addr` 端口。如果复位信号 `rst` 被置为高电平，则计数器将被清零。