偶数分频器verilog

下面是一个简单的 Verilog 代码实现一个 2 分频器：

module even_divider(
    input clk,
    output reg out
);

reg [1:0] counter;

always @(posedge clk) begin
    if (counter == 2'b10) begin
        counter <= 2'b00;
        out <= ~out;
    end else begin
        counter <= counter + 1'b1;
 end
end

endmodule

该代码使用一个计数器来记录时钟周期数量，当计数器到 2 时，计数器被重置为 0，并且输出取反。因此，输出将是输入时钟的一半频率。