用Verilog HDL语言设计系统， 2用50MHz为基准，实现10MHz的方波电路。 3要求输出信号的占空比可在输入信号控制下，在0. 4, 0. 6两种情况间切换，并可以用数码管HEX实时显示输出的占空比。(占空比是高电平在一个周期之内所占的时间比率)。

好的，这是一个硬件设计问题，我会尽力回答。首先，我们需要知道方波电路的基本原理和Verilog HDL语言的基础知识。方波电路是由一个计数器和一个比较器构成的，计数器的计数频率为基准频率，比较器将计数器的输出与一个固定的阈值比较，产生一个方波输出信号。在Verilog HDL语言中，我们可以通过模块化设计实现方波电路。

以下是实现10MHz方波电路的代码：

module square_wave(
    input clk, //基准频率50MHz
    input rst, //复位信号
    output reg out //方波输出信号
);

//计数器
reg [23:0] count = 0;

always @(posedge clk or posedge rst) begin
    if(rst) begin
        count <= 0;
        out <= 0;
    end
    else begin
        count <= count + 1;
        if(count == 249999) begin //计数器计数到50MHz/10MHz-1=249999时，输出一个周期的方波
            count <= 0;
            out <= ~out; //反转输出信号，产生方波
        end
    end
end

endmodule

在以上代码中，我们使用了一个计数器 count 来计数，当计数器计数到 249999 时，输出反转信号，产生一个周期的方波。同时，我们还添加了一个复位信号 rst，当复位信号为 1 时，计数器和输出信号都被复位为 0。

现在，我们需要实现占空比可在输入信号控制下，在 0.4 和 0.6 两种情况间切换，并可以用数码管 HEX 实时显示输出的占空比。我们可以添加一个输入信号 duty，用来控制占空比。当 duty 的值为 0 时，输出信号占空比为 0.4；当 duty 的值为 1 时，输出信号占空比为 0.6。

以下是实现动态占空比的代码：

module dynamic_square_wave(
    input clk, //基准频率50MHz
    input rst, //复位信号
    input duty, //占空比控制信号
    output reg out, //方波输出信号
    output reg [7:0] hex //数码管HEX显示占空比
);

//计数器
reg [23:0] count = 0;

always @(posedge clk or posedge rst) begin
    if(rst) begin
        count <= 0;
        out <= 0;
    end
    else begin
        count <= count + 1;
        if(count == 249999) begin //计数器计数到50MHz/10MHz-1=249999时，输出一个周期的方波
            count <= 0;
            out <= ~out; //反转输出信号，产生方波
        end
    end
end

//占空比控制
reg [23:0] high_count = 100000; //高电平持续时间计数器初始值
reg [23:0] low_count = 150000; //低电平持续时间计数器初始值
reg [23:0] total_count = high_count + low_count; //一个周期总时间
reg [23:0] duty_count = 0; //占空比计数器

always @(posedge clk or posedge rst) begin
    if(rst) begin
        high_count <= 100000;
        low_count <= 150000;
        total_count <= high_count + low_count;
        duty_count <= 0;
    end
    else begin
        if(duty == 0) begin //占空比为0.4
            high_count <= 40000;
            low_count <= 60000;
            total_count <= high_count + low_count;
        end
        else begin //占空比为0.6
            high_count <= 60000;
            low_count <= 40000;
            total_count <= high_count + low_count;
        end
        
        if(duty_count == total_count - 1) begin //计数器计数到一个周期的末尾时，重置计数器
            duty_count <= 0;
        end
        else begin
            duty_count <= duty_count + 1;
        end
    end
end

//输出占空比到数码管HEX
reg [3:0] high_percent = 0; //高电平占空比百分比
reg [3:0] low_percent = 0; //低电平占空比百分比

always @(posedge clk or posedge rst) begin
    if(rst) begin
        high_percent <= 0;
        low_percent <= 0;
    end
    else begin
        high_percent <= (high_count * 100) / total_count; //计算高电平占空比百分比
        low_percent <= (low_count * 100) / total_count; //计算低电平占空比百分比
    end
end

//将百分比转换为数码管HEX码
always @(posedge clk or posedge rst) begin
    if(rst) begin
        hex <= 8'h00;
    end
    else begin
        case({high_percent, low_percent})
            8'd40: hex <= 8'h06; //显示 0.4
            8'd60: hex <= 8'h09; //显示 0.6
            default: hex <= 8'h00; //其他情况不显示
        endcase
    end
end

endmodule

在以上代码中，我们添加了一个占空比控制模块，该模块根据输入信号 duty 的值计算出高电平持续时间 high_count 和低电平持续时间 low_count，然后通过一个占空比计数器 duty_count 控制输出信号的占空比。同时，我们还添加了一个数码管 HEX 显示模块，该模块将输出信号的占空比转换为数码管 HEX 码进行实时显示。

以上就是用 Verilog HDL 语言设计系统，实现 10MHz 方波电路，动态占空比可控，并可以用数码管 HEX 实时显示输出占空比的代码。