用verilog写一个计数器，计数器的时钟先用一个时钟分频，分频可配置

以下是一个基本的计数器模块，它接收一个时钟信号并将其分频，然后将计数器递增到指定的最大值，然后重置为0：

module counter(
    input clk, // 时钟信号
    input [7:0] div, // 分频器
    output reg [7:0] count // 计数器输出
);

reg [7:0] pre_count; // 前一个计数器值
reg [7:0] divider; // 分频计数器

always @(posedge clk) begin
    if(divider == div - 1) begin // 如果达到分频器的最大值
        divider <= 0; // 重置分频计数器
        if(count == 255) // 如果计数器已经达到最大值
            count <= 0; // 重置计数器
        else
            count <= count + 1; // 计数器递增
    end
    else
        divider <= divider + 1; // 分频计数器加1
end

endmodule

在这个模块中，我们使用了两个内部寄存器：`pre_count`和`divider`。`pre_count`用于存储前一个计数器的值，而`divider`用于计算时钟信号的分频。

在`always`块中，我们检查分频计数器是否等于分频器的最大值。如果是，我们重置分频计数器，并将计数器加1。如果计数器已经达到最大值（255），我们将其重置为0。否则，我们只是将计数器递增1。最后，我们增加分频计数器的值。

在主程序中，我们可以使用以下代码来实例化该模块并将其连接到时钟信号和分频器：

counter c1(
    .clk(clk),
    .div(div),
    .count(count)
);

其中`clk`是时钟信号，`div`是分频器，`count`是计数器输出。