补全以下代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY con_cnt IS PORT ( CLK : IN STD_LOGIC; AIN,BIN,CIN,DIN : IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)); END ENTITY con_cnt; ARCHITECTURE behav OF con_cnt IS COMPONENT con_en PORT ( --补充 ); END COMPONENT ; COMPONENT con_out PORT ( --补充 ); END COMPONENT ; SIGNAL EN : STD_LOGIC; SIGNAL R: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN u1 : con_en PORT MAP ( ); --例化 u2 : con_out PORT MAP ( ); --例化 PROCESS ( CLK,EN ) BEGIN --补充计数器程序 END PROCESS; END ARCHITECTURE behav;

补全代码如下：

LIBRARY  IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY con_cnt IS
    PORT (
        CLK : IN STD_LOGIC;
        AIN, BIN, CIN, DIN : IN STD_LOGIC;
        Q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)
    );
END ENTITY con_cnt;

ARCHITECTURE behav OF con_cnt IS
    COMPONENT con_en
        PORT (
            EN : IN STD_LOGIC;
            Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
        );
    END COMPONENT;

    COMPONENT con_out
        PORT (
            D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
            CLK : IN STD_LOGIC;
            Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
        );
    END COMPONENT;

    SIGNAL EN :  STD_LOGIC;
    SIGNAL R: STD_LOGIC_VECTOR(7 DOWNTO 0);

BEGIN
    u1 : con_en PORT MAP (
        EN => EN,
        Q => R
    );  --例化

    u2 : con_out PORT MAP (
        D => R,
        CLK => CLK,
        Q => Q
    );  --例化

    PROCESS (CLK, EN)
    BEGIN
        IF (EN = '1') THEN
            R <= R + 1;
        END IF;
    END PROCESS;
END ARCHITECTURE behav;

在上面的代码中，我们补充了 `con_en` 和 `con_out` 两个组件的端口定义，并通过 `PORT MAP` 实例化了这两个组件。在 `PROCESS` 进程中，我们补充了计数器程序，即当 `EN` 信号为高电平时，将计数器 `R` 加 1。最终，通过 `con_out` 组件输出计数器的值到 `Q` 端口。