奇偶分频器verilog

下面是一个简单的奇偶分频器的 Verilog 实现：

module odd_even_divider(
  input clk,
  input reset,
  output reg odd_clk,
  output reg even_clk
);

reg [1:0] count;

always @(posedge clk or posedge reset) begin
  if (reset) begin
    count <= 2'b0;
    odd_clk <= 1'b0;
    even_clk <= 1'b0;
  end else begin
    count <= count + 1;
    if (count == 2'b10) begin // 2次计数后输出一个时钟脉冲
      count <= 2'b0;
      odd_clk <= ~odd_clk;
    end else if (count == 2'b01) begin // 1次计数后输出一个时钟脉冲
      even_clk <= ~even_clk;
    end
  end
end

endmodule

该模块有一个时钟输入 `clk` 和一个复位输入 `reset`，以及两个输出 `odd_clk` 和 `even_clk`。它会将输入时钟分成奇数和偶数时钟，输出到 `odd_clk` 和 `even_clk` 上。

该模块使用了一个计数器 `count` 来计算时钟脉冲的数量。当计数器为 2 时，会输出一个奇数时钟脉冲，并将计数器重置为 0。当计数器为 1 时，会输出一个偶数时钟脉冲，但不会重置计数器。当计数器为 0 时，不会输出时钟脉冲。

在模块中，使用了 `always @(posedge clk or posedge reset)` 声明的时钟敏感过程，它会在时钟上升沿或复位信号上升沿时执行。当复位信号为 1 时，会将计数器和时钟输出重置为 0。当复位信号为 0 时，会根据计数器的值来判断是否输出时钟脉冲。