QUARTUS II编写程序设计8位算术逻辑运算器，将算术逻辑单元与寄存器组集成，设计简单的运算器。运算器的输入可来自寄存器组某通用寄存器或PC寄存器，结果输出到寄存器组的某通用寄存器或PC寄存器。

以下是一个基本的8位算术逻辑运算器的Verilog代码实现示例：

module arithmetic_logic_unit(input [70] A, B,    // 输入数据
                             input [2:0] opcode,   // 操作码
                             input cin,            // 进位信号
                             output reg [7:0] out, // 输出数据
                             output reg cout);     // 进位输出

    always @(*) begin
        case (opcode)
            3'b000: out = A + B;           // 加法
            3'b001: out = A - B;           // 减法
            3'b010: out = A & B;           // 与运算
            3'b011: out = A | B;           // 或运算
            3'b100: out = A ^ B;           // 异或运算
            3'b101: out = ~A;              // 取反运算
            3'b110: out = A << 1;          // 左移一位
            3'b111: out = A >> 1;          // 右移一位
        endcase
        if (cin)
            out = out + 1;                 // 如果有进位信号，则加1
    end

    assign cout = (opcode == 3'b010 && (A[0] & B[0])) |  // 与运算产生进位
                 (opcode == 3'b011 && (A[0] | B[0])) |  // 或运算产生进位
                 (opcode == 3'b000 && (out[8] != 0)) |  // 加法产生进位
                 (opcode == 3'b001 && (out[8] == 0));   // 减法不产生进位
endmodule

以上代码实现了8种基本的算术逻辑运算，可以通过输入不同的操作码来选择不同的运算。进位信号cin用于加法运算时产生进位。输出数据out和进位输出cout均为8位。

然后将算术逻辑单元与寄存器组集成，可以使用以下Verilog代码实现：

module alu_with_reg(input clk, rst,                // 时钟和复位信号
                    input [7:0] A, B,              // 输入数据
                    input [2:0] opcode,           // 操作码
                    input reg reg_write_en,        // 寄存器写使能信号
                    input [2:0] reg_write_addr,   // 寄存器写地址
                    input [2:0] reg_read_addr,    // 寄存器读地址
                    output reg [7:0] out          // 输出数据
                    );

    wire [7:0] alu_out;
    wire cout;

    arithmetic_logic_unit alu(A, B, opcode, 1'b0, alu_out, cout);

    reg [7:0] regs [0:7];

    always @(posedge clk, posedge rst) begin
        if (rst) begin
            for (int i = 0; i < 8; i++) begin
                regs[i] <= 8'h00;            // 复位所有寄存器
            end
        end else begin
            if (reg_write_en) begin
                regs[reg_write_addr] <= alu_out;   // 写入寄存器
            end
        end
    end

    assign out = regs[reg_read_addr];            // 读取寄存器

endmodule

以上代码实现了一个带有寄存器的算术逻辑运算器，可以通过reg_write_en信号和reg_write_addr地址选择要写入的寄存器，通过reg_read_addr地址选择要读取的寄存器。注意，在时钟上升沿时进行寄存器读写操作。