用verlog语言写优先编码器的应用：优先编码器是当多个输入端同时有信号时，电路只对其中优先级别最高的信号进行编码。电话室有三种电话， 按由高到低优先级排序依次是火警电话（A），急救电话(B)，工作电话（C），要求电话编码（Y2,Y1）依次为00、01、10，没有按下任何电话时对应编码为11。试设计电话编码控制电路。

以下是一个基于Verilog的优先编码器设计方案：

module priority_encoder(input A, input B, input C, output reg [1:0] Y);

always @(A or B or C) begin
   if (A) begin
      Y = 2'b00;
   end else if (B) begin
      Y = 2'b01;
   end else if (C) begin
      Y = 2'b10;
   end else begin
      Y = 2'b11;
   end
end

endmodule

解析：

1. 定义一个模块，包含3个输入端口A、B、C，以及一个2位输出端口Y，用于编码电话的优先级。使用reg类型的寄存器变量来存储输出端口的值。

2. 使用always块来实现优先编码器的逻辑。当A信号输入时，输出编码00；当B信号输入时，输出编码01；当C信号输入时，输出编码10；当三个输入端口都没有输入信号时，输出编码11。

3. 完成Verilog代码设计后，可以进行仿真或者综合实现，将输出端口连接到需要控制的设备。

这样，当多个电话同时有信号输入时，电路只会对其中优先级最高的信号进行编码，输出对应的编码控制信号，从而实现电话编码控制的功能。