用Verilog语言写一个数字秒表程序，测量范围为0-100s，有效数字达到0.01s，测试结果用共阴极数码管显示，重要的地方写好注释

以下是一个简单的Verilog代码，实现了数字秒表程序，测量范围为0-100s，有效数字达到0.01s，测试结果用共阴极数码管显示。

module stopwatch(
    input clk,
    input rst,
    output reg [3:0] seg, // 输出共阴极数码管的段选信号
    output reg [7:0] digit // 输出共阴极数码管的位选信号
);

reg [15:0] count = 0; // 计数器，用于计算时间，初始值为0
reg [15:0] tick = 500000; // 每个时钟周期的计数值，用于控制时间

always @(posedge clk) begin
    if (rst) begin // 复位
        count <= 0;
        seg <= 4'b1111; // 数码管不显示
        digit <= 8'b11111110; // 数码管第一位选通
    end else begin
        if (count == 10000) begin // 达到100s，停止计时
            seg <= 4'b1111; // 数码管不显示
            digit <= 8'b11111110; // 数码管第一位选通
        end else begin
            count <= count + 1; // 计数器加1
            if (count % tick == 0) begin // 达到一个时钟周期
                seg <= count[3:0]; // 将个位数码显示到数码管
                digit <= 8'b11111101; // 数码管第二位选通
                seg <= count[7:4]; // 将十位数码显示到数码管
                digit <= 8'b11111011; // 数码管第三位选通
                seg <= count[11:8]; // 将百位数码显示到数码管
                digit <= 8'b11110111; // 数码管第四位选通
            end
        end
    end
end

endmodule

该代码使用了一个计数器 `count` 来计算时间，初始值为0。每次时钟上升沿触发，计数器加1。当计数器达到10000时，即100s，停止计时。

每个时钟周期的计数值 `tick` 为500000，可以根据时钟频率进行调整，以实现0.01s的精度。在每个时钟周期内，判断计数器是否达到一个时钟周期，若达到，则将个位、十位、百位数码分别显示到数码管上，同时控制数码管的位选信号，以便逐个显示。

由于使用的是共阴极数码管，因此需要将 `seg` 和 `digit` 的输出信号反向，即输出低电平时对应的数码管段或位被选通，并显示相应的数字。