用verilog写一个fir模块

以下是一个简单的FIR模块的Verilog代码示例：

module fir(
    input [7:0] data_in,
    output reg [7:0] data_out
);

parameter N = 4;
parameter [7:0] coefficients[N] = '{8'd4, 8'd3, 8'd-2, 8'd1};

reg [7:0] shift_reg[N-1:0];
reg [7:0] multiply_result[N-1:0];
reg [7:0] adder_result;

integer i;

always @ (posedge clk) begin
    shift_reg[0] <= data_in;
    for (i = 1; i < N; i=i+1) begin
        shift_reg[i] <= shift_reg[i-1];
    end
    for (i = 0; i < N; i=i+1) begin
        multiply_result[i] <= coefficients[i] * shift_reg[i];
    end
    adder_result <= 0;
    for (i = 0; i < N; i=i+1) begin
        adder_result <= adder_result + multiply_result[i];
    end
    data_out <= adder_result;
end

endmodule

这个FIR模块实现了一个4阶低通滤波器（Low-Pass Filter），使用了一个长度为4的移位寄存器来存储之前的输入样本，以及一个长度为4的系数数组来存储FIR滤波器的系数。每个输入样本乘上对应的系数后求和即可得到输出结果。

注：这里假设时钟与信号同步，即采样率为1/T。