基于 VHDL 语言的定时器的设计该定时器 的设计要求如下： (1) 该定时器可以设置 20 分钟、30 分钟共两种模式，通过按键 set 进行设定，按动 时从 20 分钟到 30 分钟两种模式间切换，当设定好后按 start 键开始计时； (2) 该定时器具有清零功能（reset），按动时计时器清零，计时结束； (3) 该定时器当计时完成时，会通过输出端 speak 输出信号驱动蜂鸣器提示时间到； (4) 时钟信号是由 1KHz 信号（clkin）经过分频产生的秒信号(clkout)； (5) 四位数码管静态显示，高位两位显示分，低位两位显示秒。 设计具体要求： （1）各模块采用文本方法编辑该定时器，语言采用 VHDL 语言,检查编辑并编译,仿真验 证。 （2）采用层次化文件设计该定时器，检查编辑并编译进行波形仿真，观察输出波形， 请设计出vhdl代码并注释每行代码 解释每部分作用

以下是基于 VHDL 语言的定时器的设计代码及注释解释：

-- 定义模块
entity timer is
    Port ( set : in  STD_LOGIC;
           start : in  STD_LOGIC;
           reset : in  STD_LOGIC;
           clkin : in  STD_LOGIC;
           clkout : out  STD_LOGIC;
           speak : out  STD_LOGIC;
           seg : out  STD_LOGIC_VECTOR (6 downto 0));
end timer;

architecture Behavioral of timer is

    -- 定义全局信号
    signal cnt_sec : integer range 0 to 59 := 0; -- 秒计数器
    signal cnt_min : integer range 0 to 29 := 0; -- 分计数器
    signal mode : integer range 0 to 1 := 0; -- 模式选择
    signal stop : boolean := true; -- 计时停止信号
    signal buzzer : boolean := false; -- 蜂鸣器输出信号
    signal cnt : integer range 0 to 1199 := 0; -- 计数器
    signal clk : STD_LOGIC := '0'; -- 时钟信号

    -- 定义计数器模块
    component counter is
        Port ( clk : in  STD_LOGIC;
               reset : in  STD_LOGIC;
               cnt : inout  integer range 0 to 1199);
    end component;

    -- 定义分频器模块
    component divider is
        Port ( clk_in : in  STD_LOGIC;
               clk_out : out  STD_LOGIC);
    end component;

    -- 定义计时模块
    component stopwatch is
        Port ( start : in  STD_LOGIC;
               reset : in  STD_LOGIC;
               stop : in  boolean;
               cnt_sec : inout  integer range 0 to 59;
               cnt_min : inout  integer range 0 to 29);
    end component;

begin

    -- 分频器实例化
    clk_divider : divider PORT MAP(clkin, clk);

    -- 计数器实例化
    cnt_counter : counter PORT MAP(clk, reset, cnt);

    -- 计时模块实例化
    timer_stopwatch : stopwatch PORT MAP(start, reset, stop, cnt_sec, cnt_min);

    -- 时钟信号生成
    clk_process : process(clk)
    begin
        if rising_edge(clk) then
            if cnt = 1199 then
                cnt <= 0;
                clk <= not clk; -- 时钟信号翻转
            else
                cnt <= cnt + 1;
            end if;
        end if;
    end process;

    -- 分钟计数器实现
    min_process : process(clk)
    begin
        if rising_edge(clk) then
            if cnt = 1199 then -- 每秒钟触发一次
                if cnt_sec = 59 then -- 每分钟触发一次
                    cnt_sec <= 0;
                    cnt_min <= cnt_min + 1;
                    if cnt_min = 30 then -- 判断计时是否结束
                        stop <= true;
                        buzzer <= true;
                    end if;
                else
                    cnt_sec <= cnt_sec + 1;
                end if;
            end if;
        end if;
    end process;

    -- 模式选择实现
    mode_process : process(set)
    begin
        if set = '1' then -- 按键被按下
            mode <= mode + 1; -- 模式切换
            if mode = 2 then
                mode <= 0;
            end if;
            cnt_sec <= 0; -- 计时器清零
            cnt_min <= 0;
            stop <= true;
            buzzer <= false;
            cnt <= 0;
        end if;
    end process;

    -- 计时开始实现
    start_process : process(start)
    begin
        if start = '1' then
            stop <= false;
        end if;
    end process;

    -- 计时结束蜂鸣器实现
    buzzer_process : process(buzzer)
    begin
        if buzzer = true then
            speak <= '1';
            wait for 0.5 sec; -- 蜂鸣器响一定时间
            speak <= '0';
            buzzer <= false;
        end if;
    end process;

    -- 数码管显示实现
    display_process : process(clk)
    begin
        case mode is
            when 0 => seg <= "000" & std_logic_vector(to_unsigned(cnt_min, 2)) & std_logic_vector(to_unsigned(cnt_sec, 2)); -- 20 分钟模式
            when 1 => seg <= "001" & std_logic_vector(to_unsigned(cnt_min + 20, 2)) & std_logic_vector(to_unsigned(cnt_sec, 2)); -- 30 分钟模式
            when others => seg <= (others => '0');
        end case;
    end process;

end Behavioral;

注释解释：

- 该定时器定义了输入和输出的端口。
- 定义了全局信号，包括秒计数器、分计数器、模式选择、计时停止信号、蜂鸣器输出信号、计数器和时钟信号。
- 定义了三个组件，分别是计数器模块、分频器模块和计时模块。
- 实例化了三个组件。
- 时钟信号生成模块实现了时钟信号的产生，每 1 秒钟触发一次。
- 分钟计数器模块实现了分钟的计数，每分钟触发一次，同时判断计时是否结束。
- 模式选择模块实现了模式的切换，同时将计时器清零。
- 计时开始模块实现了计时的开始。
- 计时结束蜂鸣器模块实现了计时结束后蜂鸣器的响应。
- 数码管显示模块实现了数码管的显示，根据不同的模式选择显示不同的时间。