systemverilog and verilog formatter 配置

SystemVerilog和Verilog都是硬件描述语言(HDL)，用于设计和验证数字系统。为了保持代码的整洁和一致性，开发者通常会使用代码格式化工具，如VerilogFormatter或SystemVerilog Formatter，对代码进行自动格式化。

配置步骤通常是这样的：

1. **安装格式化工具**：对于SystemVerilog，你可能会选择`sv-fmt` (https://github.com/lowRISC/sv-fmt) 或 `verible-verilog-format` (https://github.com/google/verible)；对于Verilog，有`iverilogfmt` (https://github.com/trevor-mccarthy/iverilogfmt)。

2. **获取版本**：使用命令行工具的包管理器（如`git clone` 或通过项目提供的脚本）下载并安装最新版本。

3. **设置配置文件**：在项目的根目录下创建或编辑`.svfrc`（SystemVerilog）或`.iverilogfmt.rc`（Verilog），配置缩进、空格数、换行等格式选项。例如：

   indent_width=4
   break_before_opening_bracket=true

4. **运行格式化**：在命令行中，导航到包含源代码的目录，然后使用相应的命令行工具（比如`svfmt -w 0 your_file.sv` 或 `iverilogfmt your_file.v`）来格式化代码。 `-w 0` 表示强制替换原有格式。

5. **保存并提交更改**：格式化后的代码需要手动检查确认无误，然后将更改添加到版本控制系统中。