verilog fifo实例

以下是一个简单的 Verilog FIFO 实例，使用双向端口 RAM 实现：

module fifo (
  input clk,
  input rst,
  input wr_en,
  input rd_en,
  input [7:0] wr_data,
  output [7:0] rd_data,
  output full,
  output empty
);

  reg [7:0] mem [255:0];
  reg [7:0] rd_ptr;
  reg [7:0] wr_ptr;
  reg [7:0] count;
  wire [7:0] next_wr_ptr;
  wire [7:0] next_rd_ptr;
  wire [7:0] next_count;

  assign full = (count == 256);
  assign empty = (count == 0);
  assign rd_data = mem[rd_ptr];

  always @(posedge clk) begin
    if (rst) begin
      rd_ptr <= 8'b0;
      wr_ptr <= 8'b0;
      count <= 8'b0;
    end else begin
      if (wr_en && !full) begin
        mem[wr_ptr] <= wr_data;
        wr_ptr <= next_wr_ptr;
        count <= next_count;
      end
      if (rd_en && !empty) begin
        rd_ptr <= next_rd_ptr;
        count <= next_count;
      end
    end
  end

  assign next_wr_ptr = wr_ptr + 1;
  assign next_rd_ptr = rd_ptr + 1;
  assign next_count = count + wr_en - rd_en;

endmodule

该模块具有以下端口：

- `clk`：时钟信号
- `rst`：复位信号
- `wr_en`：写使能信号
- `rd_en`：读使能信号
- `wr_data`：写数据信号
- `rd_data`：读数据信号
- `full`：FIFO 是否已满
- `empty`：FIFO 是否为空

该模块使用一个 `reg` 数组作为内存，每个元素是一个 8 位宽度的字节。读指针 `rd_ptr` 和写指针 `wr_ptr` 指向数组中的位置，`count` 统计 FIFO 中的元素数量。

在时钟上升沿时，如果 `rst` 为高电平，则将指针和计数器重置为零。否则，如果写使能信号为高电平并且 FIFO 未满，则将数据写入内存中的下一个位置，并将写指针和计数器递增。如果读使能信号为高电平并且 FIFO 未空，则将读指针递增并将计数器递减。

`next_wr_ptr`、`next_rd_ptr` 和 `next_count` 用于计算下一个时钟周期的写指针、读指针和计数器值。`full` 和 `empty` 用于指示 FIFO 的状态。