为上述模块设计一个testbanch模块

下面是一个基于 Verilog 的 testbench 模块的设计示例，用于测试 8×32 位寄存器堆的功能：

module reg_file_tb();

    reg clk;
    reg rst;
    reg [2:0] w_addr;
    reg [2:0] r1_addr;
    reg [2:0] r2_addr;
    reg we;
    reg [31:0] w_data;
    wire [31:0] r1_data;
    wire [31:0] r2_data;

    // 实例化寄存器堆
    reg_file dut(
        .clk(clk),
        .rst(rst),
        .w_addr(w_addr),
        .r1_addr(r1_addr),
        .r2_addr(r2_addr),
        .we(we),
        .w_data(w_data),
        .r1_data(r1_data),
        .r2_data(r2_data)
    );

    // 时钟信号生成器
    always #5 clk = ~clk;

    // 测试用例
    initial begin
        // 初始化信号
        clk = 0;
        rst = 1;
        w_addr = 0;
        r1_addr = 0;
        r2_addr = 1;
        we = 0;
        w_data = 0;

        // 复位
        #5 rst = 0;
        #10 rst = 1;

        // 写入数据
        #20 w_addr = 0;
        #20 w_data = 123;
        #20 we = 1;
        #20 we = 0;

        // 读取数据
        #20 r1_addr = 0;
        #20 r2_addr = 0;
        #20 $display("r1_data = %d, r2_data = %d", r1_data, r2_data);

        // 再次写入数据
        #20 w_addr = 1;
        #20 w_data = 456;
        #20 we = 1;
        #20 we = 0;

        // 再次读取数据
        #20 r1_addr = 0;
        #20 r2_addr = 1;
        #20 $display("r1_data = %d, r2_data = %d", r1_data, r2_data);

        // 结束仿真
        #10 $finish;
    end

endmodule

这个 testbench 模块中，首先实例化了 8×32 位寄存器堆模块 `dut`，然后生成了一个时钟信号，用于驱动寄存器堆的时钟。在测试用例中，首先对寄存器堆进行了复位操作，然后写入数据到地址为 0 的寄存器中，并读取了地址为 0 和地址为 1 的寄存器中的数据。接下来再次写入数据到地址为 1 的寄存器中，并再次读取了地址为 0 和地址为 1 的寄存器中的数据。最后结束仿真。在仿真过程中，我们可以通过 `$display` 等调试指令输出信号的值，方便观察调试。