<input class="seg_choose" type="checkbox" name="single_5G_phone" value="0%-20%"> 如何使用jqeury获取里面的name和value
时间: 2023-07-06 07:39:09 浏览: 43
你可以使用 jQuery 的 `.attr()` 方法来获取 `name` 和 `value` 属性的值,例如:
```javascript
const name = $('.seg_choose').attr('name'); // 获取 name 属性值
const value = $('.seg_choose').attr('value'); // 获取 value 属性值
```
如果你需要获取多个 `.seg_choose` 元素的 `name` 和 `value` 属性值,可以使用 `.each()` 方法遍历每个元素,例如:
```javascript
$('.seg_choose').each(function(index, element) {
const name = $(element).attr('name'); // 获取 name 属性值
const value = $(element).attr('value'); // 获取 value 属性值
console.log(`第 ${index + 1} 个元素的 name 属性值为:${name},value 属性值为:${value}`);
});
```
上面代码中,`$(element)` 将当前遍历到的 DOM 对象转换为 jQuery 对象,以便于使用 jQuery 提供的方法获取属性值。
相关问题
begin case(bite) 'd0: begin addr <= addr + 1 ; data[0]<= seg_cnt_data0 ; bite<=bite + 1 ; end 'd1: begin addr <= addr + 1 ; data[1]<= seg_cnt_data1; bite<=bite + 1 ; end 'd2: begin addr <= addr + 1 ; data[2]<= seg_cnt_data2 ; bite<=bite + 1 ; end 'd3: begin addr <= addr + 1 ; data[3]<= seg_cnt_data3 ; bite<=bite + 1 ; end 'd4: begin addr <= addr + 1 ; data[4]<= seg_cnt_data4 ; bite<=bite + 1 ; end 'd5: begin addr <= addr + 1 ; data[5]<= seg_cnt_data5 ; bite<=bite + 1 ; end
这段代码是一个 Verilog HDL 中的 case 语句,根据输入的 bite 变量的值,执行不同的分支。每个分支中,addr 变量会加一,表示地址指针向后移动,同时根据不同的 bite 值,将 seg_cnt_data0 ~ seg_cnt_data5 的值赋给对应的 data 变量中。这段代码可能是用来实现数码管控制器的逻辑。如果您有更具体的问题或需要进一步的解释,请具体说明。
module ram_write ( input wire sys_clk , input wire sys_rst_n , input wire cnt_rcd, input wire [7:0] seg_cnt_data0 , input wire [7:0] seg_cnt_data1 , input wire [7:0] seg_cnt_data2 , input wire [7:0] seg_cnt_data3 , input wire [7:0] seg_cnt_data4 , input wire [7:0] seg_cnt_data5 , output reg [4:0] addr, output reg write_en , output reg [7:0] data_in ); reg [3:0] bite ; reg [3:0] times=0; always @(posedge sys_clk or negedge sys_rst_n) begin if (!sys_rst_n) begin write_en <= 1'b0 ; end else if (cnt_rcd) begin write_en <= 1'b1; times <= times + 1; end else begin write_en <= 1'b0; end end always @(posedge sys_clk or negedge sys_rst_n) if(!sys_rst_n) begin bite <='d0; addr <='d0; data_in <='d0; end else if(write_en) begin case(bite) 'd0: begin addr <= 2'd0+6times ; data_in<= seg_cnt_data0 ; bite<=bite + 1 ; end 'd1: begin addr <= 2'd1+6times ; data_in<= seg_cnt_data1; bite<=bite + 1 ; end 'd2: begin addr <= 2'd2+6times ; data_in<= seg_cnt_data2 ; bite<=bite + 1 ; end 'd3: begin addr <= 2'd3+6times ; data_in<= seg_cnt_data3 ; bite<=bite + 1 ; end 'd4: begin addr <= 2'd4+6times ; data_in<= seg_cnt_data4 ; bite<=bite + 1 ; end 'd5: begin addr <= 2'd5+6times ; data_in<= seg_cnt_data5 ; bite<=bite + 1 ; end default: ; endcase end endmodule修改代码
根据您提供的代码,我发现在更新 `addr` 时,使用的是 `6times`,这里应该是 `6*times`,需要在乘法符号前面加上 `*`,以正确计算地址。请尝试修改如下代码:
```
module ram_write (
input wire sys_clk,
input wire sys_rst_n,
input wire cnt_rcd,
input wire [7:0] seg_cnt_data0,
input wire [7:0] seg_cnt_data1,
input wire [7:0] seg_cnt_data2,
input wire [7:0] seg_cnt_data3,
input wire [7:0] seg_cnt_data4,
input wire [7:0] seg_cnt_data5,
output reg [4:0] addr,
output reg write_en,
output reg [7:0] data_in
);
reg [3:0] bite;
reg [3:0] times = 0;
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
write_en <= 1'b0;
end else if (cnt_rcd) begin
write_en <= 1'b1;
times <= times + 1;
end else begin
write_en <= 1'b0;
end
end
always @(posedge sys_clk or negedge sys_rst_n) begin
if (!sys_rst_n) begin
bite <= 'd0;
addr <= 'd0;
data_in <= 'd0;
end else if (write_en) begin
case (bite)
'd0: begin
addr <= 2'd0 + 6 * times;
data_in <= seg_cnt_data0;
bite <= bite + 1;
end
'd1: begin
addr <= 2'd1 + 6 * times;
data_in <= seg_cnt_data1;
bite <= bite + 1;
end
'd2: begin
addr <= 2'd2 + 6 * times;
data_in <= seg_cnt_data2;
bite <= bite + 1;
end
'd3: begin
addr <= 2'd3 + 6 * times;
data_in <= seg_cnt_data3;
bite <= bite + 1;
end
'd4: begin
addr <= 2'd4 + 6 * times;
data_in <= seg_cnt_data4;
bite <= bite + 1;
end
'd5: begin
addr <= 2'd5 + 6 * times;
data_in <= seg_cnt_data5;
bite <= bite + 1;
end
default: ;
endcase
end
end
endmodule
```
请尝试使用上述代码,看看问题是否得到解决。