再用Verilog HDL语言设计一个60进制计数器，要求与上面那个60进制计数级联，在上一个60进制到60后，这一个60进制计数器加一

好的，我了解了你的问题。以下是Verilog HDL代码实现：

module Counter60(
    input wire clk,
    input wire rst,
    input wire in60,
    output reg [5:0] out60,
    output reg carry
);

always @(posedge clk or posedge rst) begin
    if(rst) begin
        out60 <= 6'b0;
        carry <= 1'b0;
    end
    else if(in60) begin
        if(out60 == 6'h3B) begin
            out60 <= 6'h0;
            carry <= 1'b1;
        end
        else begin
            out60 <= out60 + 1'b1;
            carry <= 1'b0;
        end
    end
end

endmodule

这个60进制计数器有一个时钟输入 `clk`，一个复位输入 `rst`，一个级联输入 `in60`，一个6位计数器输出 `out60` 和一个进位输出 `carry`。其中，`out60`是一个6位二进制数，表示当前计数器的计数值；`carry`是一个二进制数，表示当前计数器是否进位。

当 `rst` 为高电平时，计数器清零，`out60` 和 `carry` 都被赋值为0。当 `in60` 为高电平时，如果 `out60` 的值为 `3B`，即60进制下的59，那么计数器清零，`out60` 被赋值为0，`carry` 被赋值为1，表示进位；否则，计数器加1，`out60` 和 `carry` 都被赋值为0。

通过这个计数器的级联输入 `in60`，可以实现多个60进制计数器的级联，实现更高位数的计数。