`timescale 1ns / 1ps module voting1 ( input clk, //时钟信号 input reset, //重置信号 input [8:0] sw, //拨码开关输入信号 output reg [8:0] led, //LED灯输出信号 output reg [3:0] seg1, //数码管1显示赞成人数 output reg [3:0] seg2 //数码管2显示反对人数 ); reg [8:0] vote_cnt; //投票计数器 always @(posedge clk) begin if (reset) begin //重置计数器 vote_cnt <= 0; led <= 0; seg1 <= 0; seg2 <= 0; end else begin // 根据拨码开关计算赞成人数 reg [3:0] count = 4'd0; for (integer i=0; i<9; i=i+1) begin if (sw[i]) begin count = count + 1; end end // 控制 LED 灯显示投票结果 if (count >= 5) begin led <= 9'b111111111; //超过半数，通过 end else if (count > 0) begin led <= 9'b000000001; //不超过半数，否决 end else begin led <= 9'b0; //无效投票 end // 更新数码管显示 seg1 <= count; // 赞成人数 seg2 <= 9 - count; // 反对人数 end end endmodule

以上代码是一个 Verilog HDL 实现的投票系统，主要功能是根据拨码开关输入信号的状态判断投票结果，以及将投票结果通过 LED 灯和数码管显示出来。具体实现过程如下：

1. 首先定义了模块的输入输出端口，包括时钟信号、重置信号、拨码开关输入信号、LED 灯输出信号、数码管1显示赞成人数和数码管2显示反对人数。

2. 在模块中声明了一个投票计数器 vote_cnt，用于统计投票人数。

3. 在 always 块中，使用 always @(posedge clk) 语句表示对时钟上升沿进行敏感，即在时钟上升沿触发计数器和其他操作。如果 reset 信号有效，即重置计数器和所有输出端口，否则进行下一步操作。

4. 根据拨码开关的状态计算赞成人数 count，使用 for 循环遍历所有拨码开关的状态，如果为 1 则计数器加 1。

5. 根据赞成人数 count 控制 LED 灯的显示，如果超过半数则 LED 灯显示全亮，否则只显示一个灯亮，并且如果没有任何人投票，则 LED 灯全灭。

6. 更新数码管的显示，seg1 显示赞成人数，seg2 显示反对人数，其中 seg2 的值为 9 减去赞成人数。

7. 最后将所有输出端口的值赋给对应的寄存器，等待下一个时钟上升沿触发。

这个投票系统的实现比较简单，但是能够很好地说明 Verilog HDL 语言的基本语法和模块设计思路。

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`timescale 1ns / 1ps module voting_test; reg clk; reg reset; reg [8:0] sw; wire [8:0] led; wire [3:0] seg1; wire [3:0] seg2; voting1 vote_inst( .clk(clk), .reset(reset), .sw(sw), .led(led), .seg1(seg1), .seg2(seg2) ); initial begin clk = 0; reset = 1; sw = 9'b111111111; #20 reset = 0; //激活重置信号 #20 sw = 9'b111110000; //5 赞成 #20 sw = 9'b111100000; //4 反对 #20 sw = 9'b111000000; //8 赞成 #20 sw = 9'b110000000; //8 赞成 #20 sw = 9'b100000000; //3 反对 #20 sw = 9'b000000000; //5 赞成 #20 sw = 9'b111111000; #20 sw = 9'b111111100; #20 sw = 9'b111111110; #20 sw = 9'b111111111; #20 sw = 9'b110011001; #20 sw = 9'b101000001; #20 reset =1; end always #1 clk = ~clk; endmodule

以上代码是 Verilog HDL 实现的投票系统的测试模块，主要功能是模拟输入信号的变化，观察投票系统的输出结果是否正确。具体实现过程如下：

1. 首先定义了一个模块 voting_test，其中包括时钟信号 clk、重置信号 reset、拨码开关输入信号 sw 和投票系统 voting1 的实例 vote_inst，以及投票结果的输出端口 led、seg1 和 seg2。

2. 在 voting_test 模块中使用 initial 块初始化时钟信号、重置信号和拨码开关输入信号，其中重置信号先激活，模拟系统启动时的状态。

3. 接着通过 #20 语句分别模拟了拨码开关输入信号的变化，每次变化后等待 20 个时钟周期，即 20ns，观察投票系统的输出结果。这些变化包括投票人数为 5、4、8、3、0、9 和 6 个人的情况，以及重置信号再次激活后的状态。需要注意的是，输入信号的变化需要在时钟上升沿之前完成，否则投票系统不会立即响应变化。

4. 最后使用 always #1 clk = ~clk 语句模拟时钟信号的变化，每个时钟周期为 1ns，即时钟频率为 1GHz。

通过以上测试模块，我们可以验证投票系统的正确性和稳定性，确保其能够正常工作。