用verilog写一个fir滤波器

以下是一个用 Verilog 编写的 FIR 滤波器的示例代码：

module fir_filter (
input clk,
input reset,
input signed [15:0] data_in,
output signed [15:0] data_out
);

parameter N = 4; // 滤波器阶数
parameter [15:0] coeffs [N] = '{16'h1000, 16'h2000, 16'h3000, 16'h4000}; // 系数

reg signed [15:0] shift_reg [N]; // 移位寄存器
reg signed [15:0] acc; // 累加器

integer i;

always @(posedge clk) begin
if (reset) begin
for (i = 0; i < N; i = i + 1) begin
shift_reg[i] <= 0;
end
acc <= 0;
end else begin
// 移位
for (i = N - 1; i > 0; i = i - 1) begin
shift_reg[i] <= shift_reg[i - 1];
end
shift_reg[0] <= data_in;

// 累加
acc <= 0;
for (i = 0; i < N; i = i + 1) begin
acc <= acc + shift_reg[i] * coeffs[i];
end
end
end

assign data_out = acc;

endmodule

这个 FIR 滤波器的阶数为 4，系数为 {1.0, 2.0, 3.0, 4.0}。输入数据为 16 位有符号整数，输出数据也是 16 位有符号整数。在每个时钟上升沿时，输入数据会被移入移位寄存器中，然后与系数相乘并累加到累加器中，最后输出累加器的值作为输出数据。当复位信号为高电平时，移位寄存器和累加器都会被清零。