uvm_config_db#(uvm_object_wrapper)::set(this,"agt.sqr.main_phase","default_seq", my_sequence::type_id::get());

时间: 2024-04-02 21:36:45 浏览: 114
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UVM学习记录.docx

这是一个 UVM 中的配置数据库操作，用于将 `my_sequence` 类型的默认实例注册到名为 `agt.sqr.main_phase` 的配置路径下。这样，在需要使用该默认实例的时候，就可以通过配置数据库获取到该实例。其中，`uvm_object_wrapper` 是一个模板类，用于封装被注册的对象。
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class vbase_test extends uvm_test; uvm_component_utils(vbase_test) env m_env; vseqr m_vseqr; int unsigned simSeed; function new(string name, uvm_component parent); super.new(name, parent); endfunction : new extern function void build_phase (uvm_phase phase); extern function void connect_phase (uvm_phase phase); extern task reset_phase(uvm_phase phase); extern task reset_reg_model(); extern function void end_of_elaboration_phase(uvm_phase phase); extern function void start_of_simulation_phase(uvm_phase phase); extern task main_phase(uvm_phase phase); // report test result extern virtual function void report_phase(uvm_phase phase); endclass : vbase_test function void vbase_test::build_phase (uvm_phase phase); super.build_phase(phase); m_env = env::type_id::create(.name("m_env"), .parent(this)); // virtual sequencer m_vseqr = vseqr::type_id::create(.name("m_vseqr"), .parent(this)); uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vBaseSeq::type_id::get()); //uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vUniBaseSeq#()::type_id::get()); endfunction : build_phase function void vbase_test::connect_phase (uvm_phase phase); m_vseqr.p_rm = m_env.m_reg_model; m_vseqr.i2c_seqr = m_env.m_i2c_agent.m_seqr; endfunction : connect_phase task vbase_test::reset_phase(uvm_phase phase); //uvm_info(get_type_name(), {"REGISTER MODEL:\n", m_reg_model.sprint()}, UVM_MEDIUM) reset_reg_model(); super.reset_phase(phase); endtask task vbase_test::reset_reg_model(); forever begin wait (tb_top.reset_n == 0); m_env.m_reg_model.reset(); uvm_info(get_type_name(), "Reseting Complete", UVM_MEDIUM) wait (tb_top.reset_n == 1); end endtask function void vbase_test::end_of_elaboration_phase(uvm_phase phase); int handle; $system("rm -rf TEST_RUNNING"); simSeed = $get_initial_random_seed(); handle = $fopen($psprintf("TEST_RUNNING_%0d",simSeed),"w"); $fclose(handle); handle = $fopen("caseSeed","w"); $fwrite(handle,"%0d",simSeed); $fclose(handle); if($test$plusargs("uvm_tree")) uvm_top.print_topology(); endfunction : end_of_elaboration_phase function void vbase_test::start_of_simulation_phase(uvm_phase phase); uvm_info(get_type_name(), {"start of simulation for ", get_full_name()}, UVM_HIGH); endfunction : start_of_simulation_phase task vbase_test::main_phase(uvm_phase phase); phase.phase_done.set_drain_time(this, 200ns); endtask : main_phase // report test result function void vbase_test::report_phase(uvm_phase phase); uvm_report_server server; int handle; int unsigned err_num; super.report_phase(phase); server = get_report_server(); err_num = (server.get_severity_count(UVM_ERROR) + server.get_severity_count(UVM_FATAL)); simSeed = $get_initial_random_seed(); $display("\n********************************************************************************************\n"); if (err_num != 0) begin $display("TEST CASE FAILED!!!"); handle = $fopen($psprintf("TEST_FAILED_%0d",simSeed),"w"); end else begin $display("TEST CASE PASSED!!!"); handle = $fopen($psprintf("TEST_PASSED_%0d",simSeed),"w"); end $fclose(handle); $display("\n********************************************************************************************\n"); $system("rm -rf TEST_RUNNING*"); endfunction endif

- main_phase函数：主阶段（main phase）的任务，设置阶段完成延迟时间。 - report_phase函数：报告阶段（report phase）的任务，用于打印测试结果和清理相关文件。 请注意，这只是一个测试类的简化版本，具体...

uvm_config_db#（uvm_object_wrapper）

uvm_config_db是UVM中用于存储和检索配置信息的类。在UVM测试中，配置信息是一些在运行时被设置的参数和属性，用于控制测试序列的行为和结果。uvm_config_db类提供了一个全局的、统一的配置数据存储和检索的机制，...

function void lvc_apb_master_agent::build(); super.build(); // get top config(agent work mode/apb bus signal(pready,pslverr)) if( !uvm_config_db#(lvc_apb_config)::get(this,"","cfg", cfg)) begin uvm_warning("GETCFG","cannot get config object from config DB") cfg = lvc_apb_config::type_id::create("cfg"); end // get virtual interface(drive and monitor the signal of apb bus) if( !uvm_config_db#(virtual lvc_apb_if)::get(this,"","vif", vif)) begin uvm_fatal("GETVIF","cannot get vif handle from config DB") end monitor = lvc_apb_master_monitor::type_id::create("monitor",this); monitor.cfg = cfg; //judge the cfg mode if(cfg.is_active == UVM_ACTIVE) begin sequencer = lvc_apb_master_sequencer::type_id::create("sequencer",this); sequencer.cfg = cfg; driver = lvc_apb_master_driver::type_id::create("driver",this); driver.cfg = cfg; end endfunction : build

它首先调用父类的 build 函数，然后从配置数据库（config DB）中获取代理的工作模式和 APB 总线信号的配置。如果无法获取配置对象，则创建一个新的配置对象。接着，它从配置数据库中获取代理所使用的虚拟接口...

uvm uvm_config_db#(dwc_ddrctl_mss_vseqr)::set(this, "m_phy_wrap", "m_mss_vseqr", m_mss_vseqr);

具体而言，该代码使用了 uvm_config_db#(dwc_ddrctl_mss_vseqr) 模板类的 set() 静态方法，将当前对象 this 中的 m_mss_vseqr 对象注册到名为 "m_phy_wrap" 的配置域中，并使用实例名 "m_mss_vseqr" 来...

请逐行注释下面的代码：class riscv_instr_base_test extends uvm_test; riscv_instr_gen_config cfg; string test_opts; string asm_file_name = "riscv_asm_test"; riscv_asm_program_gen asm_gen; string instr_seq; int start_idx; uvm_coreservice_t coreservice; uvm_factory factory; uvm_component_utils(riscv_instr_base_test) function new(string name="", uvm_component parent=null); super.new(name, parent); void'($value$plusargs("asm_file_name=%0s", asm_file_name)); void'($value$plusargs("start_idx=%0d", start_idx)); endfunction virtual function void build_phase(uvm_phase phase); super.build_phase(phase); coreservice = uvm_coreservice_t::get(); factory = coreservice.get_factory(); uvm_info(gfn, "Create configuration instance", UVM_LOW) cfg = riscv_instr_gen_config::type_id::create("cfg"); uvm_info(gfn, "Create configuration instance...done", UVM_LOW) uvm_config_db#(riscv_instr_gen_config)::set(null, "*", "instr_cfg", cfg); if(cfg.asm_test_suffix != "") asm_file_name = {asm_file_name, ".", cfg.asm_test_suffix}; // Override the default riscv instruction sequence if($value$plusargs("instr_seq=%0s", instr_seq)) begin factory.set_type_override_by_name("riscv_instr_sequence", instr_seq); end if (riscv_instr_pkg::support_debug_mode) begin factory.set_inst_override_by_name("riscv_asm_program_gen", "riscv_debug_rom_gen", {gfn, ".asm_gen.debug_rom"}); end endfunction function void report_phase(uvm_phase phase); uvm_report_server rs; int error_count; rs = uvm_report_server::get_server(); error_count = rs.get_severity_count(UVM_WARNING) + rs.get_severity_count(UVM_ERROR) + rs.get_severity_count(UVM_FATAL); if (error_count == 0) begin uvm_info("", "TEST PASSED", UVM_NONE); end else begin uvm_info("", "TEST FAILED", UVM_NONE); end uvm_info("", "TEST GENERATION DONE", UVM_NONE); super.report_phase(phase); endfunction virtual function void apply_directed_instr(); endfunction task run_phase(uvm_phase phase); int fd; for(int i = 0; i < cfg.num_of_tests; i++) begin string test_name; randomize_cfg(); riscv_instr::create_instr_list(cfg); riscv_csr_instr::create_csr_filter(cfg); asm_gen = riscv_asm_program_gen::type_id::create("asm_gen", , gfn); asm_gen.cfg = cfg; asm_gen.get_directed_instr_stream(); test_name = $sformatf("%0s_%0d.S", asm_file_name, i+start_idx); apply_directed_instr(); uvm_info(gfn, "All directed instruction is applied", UVM_LOW) asm_gen.gen_program(); asm_gen.gen_test_file(test_name); end endtask virtual function void randomize_cfg(); DV_CHECK_RANDOMIZE_FATAL(cfg); uvm_info(gfn, $sformatf("riscv_instr_gen_config is randomized:\n%0s", cfg.sprint()), UVM_LOW) endfunction endclass

uvm_config_db#(riscv_instr_gen_config)::set(null, "*", "instr_cfg", cfg); 将 cfg 对象存储到配置数据库中。 if(cfg.asm_test_suffix != "") asm_file_name = {asm_file_name, ".", cfg.asm_test_...

下面代码的作用是什么：class scp_2_pdma_mem2perip_burst_test extends base_test; uvm_component_utils (scp_2_pdma_mem2perip_burst_test) virtual function void test_cfg(); endfunction function new (string name="scp_2_pdma_mem2perip_burst_test", uvm_component parent=null); super.new (name, parent); endfunction : new function void build_phase(uvm_phase phase); super.build_phase(phase); endfunction : build_phase task run_phase(uvm_phase phase); ahb1_spi0_std_mode_sequence ahb1_spi0_std_mode_seq; ahb_master_8corecfg_sequence ahb_mst_8ccfg_seq; sysctrl_dma_config_sequence stsctrl_dma_seq; pdma_config_mem2perip_burst_sequence pdma_cfg_mem2perip_burst_seq; super.run_phase(phase); ahb1_spi0_std_mode_seq = ahb1_spi0_std_mode_sequence::type_id::create("ahb1_spi0_std_mode_seq"); ahb_mst_8ccfg_seq = ahb_master_8corecfg_sequence::type_id::create("ahb_mst_8ccfg_seq"); stsctrl_dma_seq = sysctrl_dma_config_sequence::type_id::create("stsctrl_dma_seq"); pdma_cfg_mem2perip_burst_seq = pdma_config_mem2perip_burst_sequence::type_id::create("pdma_cfg_mem2perip_burst_seq"); phase.raise_objection(this); // seq.starting_phase = phase; ahb1_spi0_std_mode_seq.start(env.scp_2_8core_master_agent.sequencer); ahb_mst_8ccfg_seq.start(env.scp_2_8core_master_agent.sequencer); stsctrl_dma_seq.start(env.scp_2_8core_master_agent.sequencer); pdma_cfg_mem2perip_burst_seq.start(env.scp_2_8core_master_agent.sequencer); phase.drop_objection(this); endtask endclass

这段代码定义了一个类 "scp_2_pdma_mem2perip_burst_test"，它是 "base_test" 类的子类，并且使用了 UVM （Universal Verification Methodology）框架。这个类包含以下成员函数：test_cfg() 和 new()，以及 build_...

uvm_config_db#(virtual svt_axi_if)::set(uvm_root::get(), "uvm_test_top.env.amba_system_env.axi_system[0]", "vif", axi_if);

在这个例子中，我们调用了uvm_config_db的set方法来将虚拟接口（virtual svt_axi_if）和路径字符串进行关联。路径字符串指定了要设置的配置的位置。在这个例子中，我们将虚拟接口axi_if与路径字符串"uvm_test_top....

uvm_config_db::set

uvm_config_db::set是UVM中的一个函数，用于在配置数据库中设置一个值。它的作用是将一个值与一个给定的名称和路径相关联，并将其存储在配置数据库中。这个函数可以在UVM测试中使用，以便在运行时动态地配置测试环境...

ifndef BASE_TEST__SV define BASE_TEST__SV class base_test extends uvm_test; my_env env; function new(string name = "base_test", uvm_component parent = null); super.new(name,parent); endfunction extern virtual function void build_phase(uvm_phase phase); extern virtual function void report_phase(uvm_phase phase); uvm_component_utils(base_test) endclass function void base_test::build_phase(uvm_phase phase); super.build_phase(phase); env = my_env::type_id::create("env", this); endfunction function void base_test::report_phase(uvm_phase phase); uvm_report_server server; int err_num; super.report_phase(phase); server = get_report_server(); err_num = server.get_severity_count(UVM_ERROR); if (err_num != 0) begin $display("TEST CASE FAILED"); end else begin $display("TEST CASE PASSED"); end endfunction endif

这是一段 System Verilog 代码，定义了一个名为 base_test 的类，继承自 uvm_test。在 build_phase 和 report_phase 函数中分别进行了测试环境的创建和测试结果的报告。

uvm_resource_db#(bit)::set({"REG::",$sformatf("regmodel.%s.CMDSTAT", REGBLKSTR(REGB_DDRC_CH0))}, "NO_REG_TESTS", p_enable);

这是一段 SystemVerilog 代码，使用了 UVM 库中的 uvm_resource_db 类来设置一个名为 "regmodel.<block_name>.CMDSTAT" 的资源的值为 "NO_REG_TESTS"。其中，REGB_DDRC_CH0 是一个宏定义，表示 "DDRC_CH0"。这段...

uvm_config_db wait_modified

b'uvm_config_db wait_modified'是一个UVM配置数据库中的函数，它用于等待一个特定配置项被修改。当一个配置项被修改时，此函数将等待一个系统周期来确保修改已被传递到所有相关组件。

uvm_config_db如何传递类

3. **添加到配置数据库**：在 UVM 分配阶段（通常在 build_phase() 或 connect_phase()），使用 uvm_config_db::set() 函数将类实例作为配置项插入到数据库中： python uvm_config_db#(MyClass)::set...

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uvm_config_db是一个在UVM中用于配置和管理组件的工具。它允许组件在运行时动态地获取和设置配置信息，而不需要硬编码。使用uvm_config_db可以使组件更加灵活和可重用。"="是uvm_config_db中的一个方法，用于将配置...

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void set_value(uvm_config_db* db, const char* name, uvm_object* obj, int value) { // 使用枚举值的整数值 if (value == MyEnum.ENUM_VALUE_1) { // 设置到数据库 db->set(obj, name, MyEnum::ENUM_VALUE_1)...

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