用Verilog语言按照以下要求设计实现y=al+a2+a3这个表达式。规定输入信号al,a2和a3均为位宽为16 bit的信号。编写测试激励进行验证，并贴出仿真图形。编写测试激励时，要求输入数据随着新的时钟周期的到来均发生变化即有新值。要求通过2个时钟周期的计算得到输出结果。在第一个时钟周期时计算a1+a2的#直,在第二个时钟周期时再计算al+a2的值与a3之和。

好的，我会为您解答这个问题。以下是Verilog代码实现：

module adder(input [15:0] al, a2, a3, input clk, rst, output reg [31:0] y);

reg [15:0] sum;

always @(posedge clk or negedge rst) begin
    if (rst == 0) begin
        sum <= 0;
        y <= 0;
    end else begin
        sum <= al + a2;
        #1;
        y <= sum + a3;
    end
end

endmodule

在这个代码中，我们定义了一个模块，名为adder。它有三个输入信号al、a2和a3，两个控制信号clk和rst，以及一个输出信号y。其中，输入信号al、a2和a3的位宽均为16 bit，输出信号y的位宽为32 bit。

在模块的always块中，我们使用了时钟信号和复位信号。当rst为0时，我们将sum和y的值都设置为0。当rst为1时，首先计算al和a2的和，然后等待一个时钟周期（#1），再将sum和a3相加并赋值给y。

为了测试这个模块，我们需要编写一个测试激励。以下是测试激励的代码：

module adder_tb;

reg [15:0] al, a2, a3;
reg clk, rst;

wire [31:0] y;

adder dut(al, a2, a3, clk, rst, y);

initial begin
    al = 16'h1234;
    a2 = 16'h5678;
    a3 = 16'h9abc;
    clk = 0;
    rst = 0;

    #10 rst = 1;
    #10 rst = 0;

    #10 al = 16'h4321;
    #10 a2 = 16'h8765;

    #10 clk = 1;
    #10 clk = 0;

    #10 clk = 1;
    #10 clk = 0;

    #10 $finish;
end

endmodule

在测试激励中，我们首先设置了输入信号al、a2和a3的值，并将时钟信号和复位信号的值都设置为0。然后，我们在10个时间单位后将复位信号置为1，并在10个时间单位后将其置为0，以模拟复位信号的作用。

接着，我们在10个时间单位后分别将al和a2的值修改，并在两个时钟周期内分别计算y的值。具体地，我们在第一个时钟周期内计算al和a2的和，在第二个时钟周期内计算sum和a3的和，并将其赋值给y。

最后，我们在程序的末尾使用了$finish系统任务，以结束仿真。

下面是本题的仿真图形：