modelsim编辑一个低通滤波器模块，编写测试程序

以下是一个简单的低通滤波器模块的 Verilog 代码，使用 Modelsim 进行仿真：

module lowpass_filter (
  input clk,
  input reset,
  input signed [15:0] data_in,
  output reg signed [15:0] data_out
);

// Filter coefficients
parameter integer COEFF_0 = 512;
parameter integer COEFF_1 = 1024;
parameter integer COEFF_2 = 512;

// Delay line
reg signed [15:0] delay_1 = 0;
reg signed [15:0] delay_2 = 0;

always @(posedge clk) begin
  if (reset) begin
    // Reset delay line and output
    delay_1 <= 0;
    delay_2 <= 0;
    data_out <= 0;
  end else begin
    // Shift delay line
    delay_2 <= delay_1;
    delay_1 <= data_in;

    // Calculate output
    data_out <= (COEFF_0 * delay_1 + COEFF_1 * delay_2 + COEFF_2 * data_out) >> 10;
  end
end

endmodule

该模块包含一个带有三个系数的 FIR 滤波器，以及一个带有两个延迟元素的循环移位寄存器。输入数据通过滤波器进行处理，然后输出到 data_out 端口中。

以下是一个简单的测试程序，使用 Modelsim 进行仿真：

module test_lowpass_filter;

// Parameters
parameter integer SAMPLE_RATE = 1000000;
parameter integer CUTOFF_FREQ = 10000;

// Inputs
reg clk;
reg reset;
reg signed [15:0] data_in;

// Outputs
wire signed [15:0] data_out;

// Instantiate DUT
lowpass_filter dut (
  .clk(clk),
  .reset(reset),
  .data_in(data_in),
  .data_out(data_out)
);

// Generate clock
initial begin
  clk = 0;
  forever #(`SAMPLE_RATE/2) clk = ~clk;
end

// Reset module
initial begin
  reset = 1;
  #(`SAMPLE_RATE/10) reset = 0;
end

// Generate test data
initial begin
  // Generate a 1 kHz sine wave
  integer num_samples = `SAMPLE_RATE * 2;
  real sine_freq = 1000;
  integer amplitude = 32767;
  for (integer i = 0; i < num_samples; i++) begin
    real t = i / `SAMPLE_RATE;
    real sine = amplitude * sin(2 * $pi * sine_freq * t);
    data_in <= $signed(sine);
    #1;
  end
  $finish;
end

endmodule

该测试程序使用一个简单的正弦波信号作为输入数据，并将其输入到模块中进行滤波处理。你可以根据需要调整采样率和截止频率。

在 Modelsim 中运行该测试程序时，你应该能够看到输出信号已经通过低通滤波器进行了平滑处理。你可以使用 Modelsim 提供的波形查看器来检查输出信号是否符合预期。