vhdl元件例化和调用

在 VHDL 中，元件例化指的是在一个模块中实例化一个已定义的模块，以便在当前模块中使用该模块。元件例化可以通过以下语法完成：

component component_name
    port (
        -- 端口定义
    );
end component;

-- 元件实例化
component_instance_name: component_name port map (
    -- 端口映射
);

其中，`component_name` 是已定义的模块名称，`component_instance_name` 是实例化后的模块名称，`port` 是模块的端口定义，`port map` 是将模块的端口映射到当前模块的端口。

例如，以下是一个简单的 VHDL 代码示例，其中包含一个 `AND` 模块和一个使用 `AND` 模块的 `TOP` 模块：

-- AND 模块定义
entity AND is
    port (
        a, b: in std_logic;
        c: out std_logic
    );
end entity;

architecture Behavioral of AND is
begin
    c <= a and b;
end Behavioral;

-- TOP 模块定义
entity TOP is
    port (
        x, y: in std_logic;
        z: out std_logic
    );
end entity;

architecture Behavioral of TOP is
    -- AND 模块实例化
    component AND
        port (
            a, b: in std_logic;
            c: out std_logic
        );
    end component;

    -- AND 模块端口映射
    signal and_out: std_logic;
begin
    AND_instance: AND port map (
        a => x,
        b => y,
        c => and_out
    );

    z <= and_out;
end Behavioral;

在上面的代码中，`TOP` 模块中实例化了一个 `AND` 模块，并将其输入端口 `a` 和 `b` 映射到 `x` 和 `y` 端口，输出端口 `c` 映射到 `and_out` 信号。最终，`and_out` 信号被赋值给 `TOP` 模块的输出端口 `z`。