写一个testbanch 输入端口 clk为50MHZ

以下是一个简单的 testbench，包含一个时钟 clk 的输入端口，时钟频率为 50MHz：

module testbench;

    // 输入端口
    reg clk;

    // 实例化被测模块
    dut dut_inst(
        .clk(clk)
        // 根据需要连接其他输入输出端口
    );

    // 时钟驱动
    always #10 clk = ~clk;

    // 初始化
    initial begin
        clk = 0;
    end

endmodule

在这个 testbench 中，我们使用了一个 always 块来驱动时钟，每隔 10 个时间单位（即 200ns）时钟的值反转一次。初始化时钟的初始值为 0。