Verilog任意进制计数器的设计

Verilog中的计数器可用于实现一些数字电路的功能，例如时钟分频器、计数器和状态机等。下面是一个可以实现任意进制计数器的Verilog代码示例:

module counter(
    input clk, //时钟信号
    input rst, //重置信号
    output reg[7:0] count //计数器输出
);

parameter WIDTH = 8; //计数器宽度
parameter BASE = 10; //计数器进制

always @(posedge clk or posedge rst) begin
    if (rst) begin //重置
        count <= 0;
    end else begin
        count <= (count == (BASE**WIDTH - 1)) ? 0 : count + 1; //计数
    end
end

endmodule

在此代码中，计数器的宽度（WIDTH）和进制（BASE）可以通过参数进行配置。计数器的初始值为0，当计数器达到最大值时，将回滚到0并重新开始计数。