请使用VHDL语言设计一个存储深度和数据宽度可以配置的RAM存储器，其输入输出信号如下： 输入信号：时钟信号clk；异步复位信号rst；片选信号cs；读写控制信号rd和wr；地址addr(M-1 downto 0) 输入输出信号：双向数据总线data_out(N-1 downto 0)；功能要求： （1）复位信号rst低电平有效时，RAM内部数据清零； （2）读写操作必须在片选信号cs低电平有效时进行； （3）读信号rd低电平有效时，进行存储器读操作； （4）写信号wr低电平有效时，进行存储器写操作。

好的，我可以使用VHDL语言来设计一个存储深度和数据宽度可以配置的RAM存储器，其代码如下：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity ram is
    generic (
        M : positive := 8;
        N : positive := 8
    );
    port (
        clk : in std_logic;
        rst : in std_logic;
        cs : in std_logic;
        rd : in std_logic;
        wr : in std_logic;
        addr : in unsigned(M-1 downto 0);
        data_out : inout std_logic_vector(N-1 downto 0)
    );
end entity;

architecture rtl of ram is

    type mem_type is array (natural range <>) of std_logic_vector(N-1 downto 0);
    signal mem : mem_type (0 to 2**M-1);

begin

    process (clk)
    begin
        if rising_edge(clk) then
            if rst = '1' then
                for i in mem'range loop
                    mem(i) <= (others => '0');
                end loop;
            elsif cs = '0' then
                if rd = '0' then
                    data_out <= mem(to_integer(unsigned(addr)));
                elsif wr = '0' then
                    mem(to_integer(unsigned(addr))) <= data_out;
                end if;
            end if;
        end if;
    end process;

end architecture;

在这个RAM存储器模块中，我们使用`generic`关键字定义了存储深度`M`和数据宽度`N`，可以根据实际需求进行配置。输入输出信号包括时钟信号`clk`、异步复位信号`rst`、片选信号`cs`、读写控制信号`rd`和`wr`、地址`addr`，以及双向数据总线`data_out`。

在`process`块中，我们根据输入信号`rst`、`cs`、`rd`和`wr`的状态进行存储器的读写操作。当复位信号`rst`低电平有效时，RAM内部数据清零；读写操作必须在片选信号`cs`低电平有效时进行；当读信号`rd`低电平有效时，进行存储器读操作；当写信号`wr`低电平有效时，进行存储器写操作。

以上是一个基本的RAM存储器的VHDL设计代码，可以根据实际需求进行修改和优化。