请给出verilog数码管动态扫描的代码并注释

以下是一个简单的Verilog数码管动态扫描的代码，注释已经添加在代码中：

module dynamic_scanning(
    input clk,      // 时钟信号
    input [3:0] num,// 要显示的数字，4位二进制数
    output reg [7:0] seg // 数码管输出，共阴极
);
    reg [3:0] digit; // 记录当前扫描的数码管位置，0~3
    always @(posedge clk) begin
        // 每次时钟上升沿，数码管位置加1，循环扫描4个数码管
        digit <= digit + 1;
        if(digit == 4) digit <= 0;
        // 根据当前数码管位置，将要显示的数字分别输出到数码管的8个段
        case(digit)
            0: seg <= 8'b11000000 | num; // 数码管0
            1: seg <= 8'b11111001 | num; // 数码管1
            2: seg <= 8'b10100100 | num; // 数码管2
            3: seg <= 8'b10110000 | num; // 数码管3
        endcase
    end
endmodule

此代码实现了4个数码管的动态扫描，每个数码管的显示由8个段的输出决定。代码中使用了时钟信号来控制扫描，每次上升沿数码管位置加1，同时根据位置选择对应的数字输出到数码管的8个段上。