verilog里有没有随机函数

是的，Verilog有随机函数。Verilog提供了一个系统任务$random，它可以生成随机数。该任务还可以接受一个参数，指定随机数的范围。下面是一些示例：

- $random：生成32位无符号随机数。
- $random(seed)：使用seed作为种子生成随机数，seed是一个32位无符号整数。
- $random(range)：生成一个在0到range-1之间的随机数，range是一个32位无符号整数。
- $random(seed, range)：使用seed作为种子生成一个在0到range-1之间的随机数。

需要注意的是，$random生成的随机数是伪随机数，即它们并不是真正的随机数，而是根据一定的算法生成的数列。因此，在进行仿真时，应该谨慎使用$random，以免影响仿真结果的准确性。