ISE八位双向移位寄存器verilog代码及仿真文件

以下是一个使用Verilog语言实现八位双向移位寄存器的完整代码示例：

// shift_reg.v
module shift_reg(clk, rst, en, dir, data_in, data_out);
  input clk, rst, en, dir;
  input [7:0] data_in;
  output [7:0] data_out;
 
  reg [7:0] reg_data;
 
  always @(posedge clk, posedge rst) begin
    if (rst) begin
      reg_data <= 8'b0;
    end
    else if (en) begin
      if (dir) begin // Shift right
        reg_data <= {data_in, reg_data[7:1]};
      end
      else begin // Shift left
        reg_data <= {reg_data[6:0], data_in};
      end
    end
  end
 
  assign data_out = reg_data;
 
endmodule

以下是一个简单的Verilog Testbench文件，用于对上面的shift_reg模块进行仿真：

// shift_reg_tb.v
`timescale 1ns/1ns
 
module shift_reg_tb;
 
  reg clk, rst, en, dir;
  reg [7:0] data_in;
  wire [7:0] data_out;
 
  shift_reg dut(clk, rst, en, dir, data_in, data_out);
 
  initial begin
    clk = 0;
    forever #5 clk = ~clk;
  end
 
  initial begin
    rst = 1;
    en = 0;
    dir = 0;
    data_in = 8'b10101010;
    #10;
    rst = 0;
    en = 1;
    dir = 0;
    data_in = 8'b11001100;
    #20;
    dir = 1;
    data_in = 8'b00110011;
    #20;
    $finish;
  end
 
endmodule

在该Testbench中，使用了一个时钟信号clk，以及rst、en和dir信号。还有一个数据输入信号data_in和数据输出信号data_out。在initial块中，首先对rst、en、dir和data_in进行初始化。然后，通过修改这些信号的值来模拟向寄存器中写入数据和移位的过程。最后，使用$finish语句结束仿真。

你可以将这两段代码保存在同一文件夹中，然后使用Xilinx ISE软件生成仿真波形。