给我写一个fpga的ds18b20数码管的仿真tb文件

好的，以下是一个简单的FPGA DS18B20数码管仿真测试文件，使用VHDL编写：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity tb_ds18b20 is
end entity tb_ds18b20;

architecture test of tb_ds18b20 is
    component ds18b20 is
        port(
            clk : in std_logic;
            rst : in std_logic;
            data : in std_logic;
            temp : out std_logic_vector(7 downto 0);
            dig1 : out std_logic_vector(3 downto 0);
            dig2 : out std_logic_vector(3 downto 0);
            dig3 : out std_logic_vector(3 downto 0);
            dig4 : out std_logic_vector(3 downto 0);
            dp : out std_logic
        );
    end component;

    signal clk : std_logic := '0';
    signal rst : std_logic := '0';
    signal data : std_logic := '0';
    signal temp : std_logic_vector(7 downto 0);
    signal dig1 : std_logic_vector(3 downto 0);
    signal dig2 : std_logic_vector(3 downto 0);
    signal dig3 : std_logic_vector(3 downto 0);
    signal dig4 : std_logic_vector(3 downto 0);
    signal dp : std_logic := '0';

begin

    uut : ds18b20 port map(
            clk => clk,
            rst => rst,
            data => data,
            temp => temp,
            dig1 => dig1,
            dig2 => dig2,
            dig3 => dig3,
            dig4 => dig4,
            dp => dp
    );

    process
    begin
        clk <= '0';
        wait for 5 ns;
        clk <= '1';
        wait for 5 ns;
    end process;

    process
    begin
        rst <= '1';
        wait for 10 ns;
        rst <= '0';
        wait for 10 ns;
    end process;

    process
    begin
        data <= '0';
        wait for 20 ns;
        data <= '1';
        wait for 20 ns;
        data <= '0';
        wait for 20 ns;
    end process;

end architecture test;

在这个测试文件中，我们实例化了一个名为`ds18b20`的DS18B20模块，并将其端口与测试文件中的信号相连接。我们还创建了三个进程，分别用于时钟信号的生成、复位信号的生成和数据信号的生成。根据需要，你可以更改这些进程以模拟不同的测试场景。

请注意：这个测试文件只是一个基本的模板，需要根据你的具体设计进行修改。