module fsm1( input sys_clk, input sys_rst_n, input in, output out ); // 代码量预计20行 endmodule请采用硬件描述语言完成下图所示的Moore型状态机的建模。该状态机有两个状态A和B、一个输入和一个输出，采用同步低电平复位，复位状态为B。

下面是使用 Verilog HDL 完成的 Moore 型状态机的代码：

module fsm1(
    input sys_clk,
    input sys_rst_n,
    input in,
    output reg out
);

    // 状态定义
    parameter ST_A = 2'b00;
    parameter ST_B = 2'b01;

    // 状态寄存器
    reg [1:0] state_reg;
    // 输出寄存器
    reg out_reg;

    // 状态转移逻辑
    always @(posedge sys_clk) begin
        // 同步低电平复位
        if(!sys_rst_n) begin
            state_reg <= ST_B;
            out_reg <= 1'b0;
        end
        else begin
            case(state_reg)
                ST_A: begin
                    if(in) begin
                        state_reg <= ST_B;
                        out_reg <= 1'b0;
                    end
                end
                ST_B: begin
                    if(!in) begin
                        state_reg <= ST_A;
                        out_reg <= 1'b1;
                    end
                end
            endcase
        end
    end

    // 输出逻辑
    always @(posedge sys_clk) begin
        out <= out_reg;
    end

endmodule

上述代码使用了一个状态寄存器 `state_reg` 和一个输出寄存器 `out_reg`，同时使用了一个 `case` 语句实现状态转移逻辑。当输入 `in` 为高电平时，状态从 `ST_A` 转移到 `ST_B`，输出 `out` 为低电平；当输入 `in` 为低电平时，状态从 `ST_B` 转移到 `ST_A`，输出 `out` 为高电平。在同步低电平复位时，状态寄存器和输出寄存器被赋初值。