写出 七位二进制异步加法计数器Verilog代码并注释

以下是七位二进制异步加法计数器的Verilog代码和注释：

module async_counter(input clk, input rst, input inc, output reg [6:0] count);
// 模块定义，包含输入和输出端口，其中count为七位寄存器用于存储计数器值

    always @(posedge clk or negedge rst) begin
    // 建立总体时序逻辑，包括时钟边沿检测和复位信号检测
        if (rst == 0) begin // 当复位信号为低电平时
            count <= 0; // 计数器清零
        end
        else if (inc == 1) begin // 当增量信号为高电平时
            count <= count + 1; // 计数器加1
        end
    end

endmodule

该计数器使用时钟信号（`clk`）和复位信号（`rst`）控制，以及增量信号（`inc`）作为输入。当复位信号为低电平时，计数器会被清零；当增量信号为高电平时，计数器会加1。计数器的值存储在七位寄存器中，并通过输出端口（`count`）输出。