基于上述源代码写出仿真代码

下面是一个基于上述源代码的仿真代码，使用 Verilog HDL 语言编写：

`timescale 1ns/1ps

module clk_div_tb;

    // Inputs
    reg Clk;
    reg Rst_n;

    // Outputs
    wire clk_us;

    // Instantiate the Unit Under Test (UUT)
    clk_div uut (
        .Clk(Clk), 
        .Rst_n(Rst_n), 
        .clk_us(clk_us)
    );

    initial begin
        // Initialize inputs
        Clk = 0;
        Rst_n = 0;

        // Wait for 10 ns for reset to finish
        #10 Rst_n = 1;

        // Generate Clk signal with 100MHz frequency for 1000 ns
        repeat (1000) begin
            #5 Clk = ~Clk;
        end

        // End simulation
        $finish;
    end

endmodule

该仿真代码使用 initial 块来模拟输入时钟信号 Clk，将输入的 Clk 信号反转，从而生成 100MHz 频率的时钟信号。同时，还模拟了复位信号 Rst_n，将其设为低电平 10ns 后再设置为高电平。仿真时持续了 1000ns。在仿真过程中，输出信号 clk_us 的变化会被记录下来，以便后续分析。