Quartus II与Modelsim仿真D触发器（实现带同步清0/同步置1（低电平有效）的D触发器

Quartus II是一款由 ALTERA 公司提供的高级硬件描述语言 (HDL) 设计工具，主要用于FPGA和ASIC的设计流程，包括VHDL或Verilog等逻辑设计语言的编写、综合、布局布线以及功能仿真。

ModelSim则是Xilinx和Lattice Semiconductor提供的一款广泛使用的模拟器，主要用于验证设计的时序行为，尤其是在数字电路如门级、亚系统或系统级别上测试逻辑模型。

对于实现带同步清零(synchronous clear, 或者是低电平有效的清零信号) 和同步置一(synchronous set, 或者是低电平有效的置一信号) 的D触发器，首先你需要在Verilog或VHDL中定义这样一个结构。大致步骤如下：

1. 定义端口：输入数据D、清零信号CLR(通常低电平有效)、置一信号SET(同样低电平有效)，以及输出Q和Qn。

module d_flipflop (
    input wire D, CLR, SET,
    output reg Q, Qn
);

2. 内部逻辑：使用异步逻辑对D、CLR和SET进行处理，并结合同步时钟（一般假设名为clk）来更新输出。同步清零意味着当CLR=0并且clk上升沿到来时，Q清零；同步置一是类似地，SET=0且clk上升沿时，Q置一。

always @(posedge clk or negedge CLR or negedge SET) begin
    if (!CLR && !SET) begin
        // 如果不清除也不设置，则保持原值
        Q <= Q;
        Qn <= Qn;
    end else if (CLR) begin
        // 清零操作
        Q <= 0;     // 或 Q <= ~Qn (取决于设计需求)
        Qn <= 1;
    end else if (SET) begin
        // 置一操作
        Q <= D;     // 或 Q <= D & ~Qn (防止竞态条件)
        Qn <= ~D;
    end
end
endmodule