用VHDL语言设计一个8位奇偶校验电路程序，需要用到WHILE-LOOP循环

好的，我了解了你的要求，下面是一个用VHDL语言设计的8位奇偶校验电路程序：

library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity parity_check is
    port (
        data_in: in std_logic_vector(7 downto 0);
        parity_out: out std_logic
    );
end parity_check;

architecture Behavioral of parity_check is
begin
    parity_check_process: process(data_in)
        variable i: integer := 0;
        variable parity: std_logic := '0';
    begin
        while (i < 8) loop
            parity := parity xor data_in(i);
            i := i + 1;
        end loop;
        parity_out <= parity;
    end process parity_check_process;
end Behavioral;

这个电路程序的输入是一个8位的数据（data_in），输出是这个数据的奇偶校验位（parity_out）。在程序中使用了一个while循环，在循环中对所有输入数据逐个进行异或操作，最终得到的结果就是奇偶校验位。