Verilog设计一个12进制计数器，需要在数码管上显示计数值两位数00-11，时钟脉冲通过按键开关设计，电路的输入信号en进行清零。写出源程序、仿真程序，并注释每一句，要求写出管脚配置。

以下是Verilog设计一个12进制计数器的源程序：

module counter12(
    input clk, //时钟脉冲输入
    input en, //清零信号输入
    output reg [3:0] seg //数码管输出
);

reg [3:0] count; //计数器寄存器

//时钟脉冲检测
always @(posedge clk) begin
    if(en) //当清零信号为1时，计数器清零
        count <= 4'b0000;
    else begin //否则进行计数
        if(count == 4'b1011) //计数到11时，回到00
            count <= 4'b0000;
        else //否则加1
            count <= count + 1;
    end
end

//数码管输出控制
always @(count) begin
    case(count) //根据计数值选择数码管输出
        4'b0000: seg = 4'b00111111; //0
        4'b0001: seg = 4'b00000110; //1
        4'b0010: seg = 4'b01011011; //2
        4'b0011: seg = 4'b01001111; //3
        4'b0100: seg = 4'b01100110; //4
        4'b0101: seg = 4'b01101101; //5
        4'b0110: seg = 4'b01111101; //6
        4'b0111: seg = 4'b00000111; //7
        4'b1000: seg = 4'b01111111; //8
        4'b1001: seg = 4'b01101111; //9
        4'b1010: seg = 4'b01110111; //10
        4'b1011: seg = 4'b01111100; //11
    endcase
end

endmodule

以下是仿真程序：

module counter12_tb;

reg clk; //时钟脉冲输入
reg en; //清零信号输入
wire [3:0] seg; //数码管输出

counter12 uut( //实例化计数器模块
    .clk(clk),
    .en(en),
    .seg(seg)
);

//时钟脉冲生成
initial begin
    clk = 0;
    forever #5 clk = ~clk;
end

//测试清零信号
initial begin
    en = 1;
    #10 en = 0;
    #50 en = 1;
    #10 en = 0;
    #30 $finish; //仿真结束
end

endmodule

注释如下：

- 在 `counter12` 模块中，定义了 `clk` 和 `en` 两个输入信号，以及 `seg` 一个数码管输出信号。
- `count` 是一个4位的寄存器，用于存储计数值。
- 在时钟脉冲检测的 `always` 块中，判断 `en` 是否为1，如果是，则将 `count` 清零；否则，如果 `count` 等于11（即计数到11），则将 `count` 重置为0，否则将 `count` 加1。
- 在数码管输出控制的 `always` 块中，根据 `count` 的不同值，选择对应的数码管输出。
- 在 `counter12_tb` 模块中，定义了 `clk` 和 `en` 两个输入信号，以及 `seg` 一个数码管输出信号。
- 实例化 `counter12` 模块，并将输入输出信号连接到该模块的对应端口。
- 通过 `initial` 块生成时钟脉冲，并测试清零信号（先置1，再置0，再置1，再置0），最后仿真结束。