用system verilog 实现，有一个8bit位宽的动态数组，要求数组元素个数为10，各个元素的总和等于1000，该如约束，要求用sum 函数

可以使用SystemVerilog的约束来实现这个问题。首先，定义一个8位动态数组，然后定义一个sum函数来计算数组元素的总和。最后，使用约束来限制数组元素的数量和总和。

以下是实现的代码：

module testbench;
  int arr[$];
  int sum;

  constraint c_arr_size {
    arr.size() == 10;
  }

  function void calc_sum();
    sum = 0;
    foreach (arr[i])
      sum += arr[i];
  endfunction

  constraint c_arr_sum {
    calc_sum();
    sum == 1000;
  }

  initial begin
    randomize(arr) with { c_arr_size; c_arr_sum; };
    $display("Array: %p", arr);
    $display("Sum: %d", sum);
  end
endmodule

在这个例子中，我们首先定义了一个空的动态数组`arr`和一个整数`sum`。然后，我们定义了一个`c_arr_size`约束，该约束要求数组`arr`的大小为10。接下来，我们定义了一个`calc_sum`函数来计算数组元素的总和，并定义了一个`c_arr_sum`约束，该约束要求数组`arr`的元素总和等于1000。最后，我们在`initial`块中调用`randomize`函数来随机生成符合约束条件的数组，并输出数组和总和的值。

注意，由于动态数组的大小是在运行时确定的，因此我们需要使用约束来限制数组大小和总和。