写一段Verilog 同步器

下面是一个简单的 Verilog 同步器的示例代码：

module sync(input clk, input reset, input data_in, output reg data_out);

always @(posedge clk or posedge reset) begin
    if (reset) begin
        data_out <= 1'b0;
    end else begin
        data_out <= data_in;
    end
end

endmodule

这个同步器有一个时钟输入 `clk`，一个复位输入 `reset`，一个数据输入 `data_in`，和一个输出 `data_out`。在时钟的上升沿或复位上升沿时，会根据输入的数据更新输出的数据。如果复位被激活，则输出将被强制为 0。否则，输出将保持与输入相同的值。

使用这个同步器可以确保数据时序正确，避免出现异步信号导致的问题。它可以在各种数字电路中使用，例如处理器、存储器和通信接口。