verilog使用case语句实现4选1电路，值为标量，并写出测试代码

以下是使用 Verilog 的 case 语句实现 4 选 1 电路的示例代码：

module mux4to1(input [3:0] data_in, input [1:0] sel, output reg out);

always @ (sel or data_in) begin
    case(sel)
        2'b00: out = data_in[0];
        2'b01: out = data_in[1];
        2'b10: out = data_in[2];
        2'b11: out = data_in[3];
    endcase
end

endmodule

上述代码中，`data_in` 是一个 4 位输入信号，`sel` 是一个 2 位选择信号，`out` 是一个输出信号。根据 `sel` 的值，选择对应的 `data_in` 输入信号，并将其赋值给 `out` 输出信号。如果 `sel` 的值不在 0 到 3 的范围内，则不会有任何输出。

以下是测试代码：

module test_mux4to1;

reg [3:0] data_in;
reg [1:0] sel;
wire out;

mux4to1 dut (
    .data_in(data_in),
    .sel(sel),
    .out(out)
);

initial begin
    data_in = 4'b0000;
    sel = 2'b00;
    #10;
    if (out !== 1'b0) $error("Test failed: sel = 2'b00, data_in = 4'b0000");
    
    data_in = 4'b1111;
    sel = 2'b01;
    #10;
    if (out !== 1'b1) $error("Test failed: sel = 2'b01, data_in = 4'b1111");
    
    data_in = 4'b0010;
    sel = 2'b10;
    #10;
    if (out !== 1'b0) $error("Test failed: sel = 2'b10, data_in = 4'b0010");
    
    data_in = 4'b1000;
    sel = 2'b11;
    #10;
    if (out !== 1'b1) $error("Test failed: sel = 2'b11, data_in = 4'b1000");
    
    $display("All tests passed.");
end

endmodule

测试代码首先实例化了上述的 `mux4to1` 模块，并将其命名为 `dut`。然后，通过改变输入信号 `data_in` 和 `sel` 的值，测试输出信号 `out` 是否与预期值相同。如果测试失败，则会通过 `$error` 函数输出错误信息。最后，如果所有测试都通过，则会通过 `$display` 函数输出消息 "All tests passed."。