设计一个模块，要求模块使用行为描述方式实现2输入与门的逻辑功能，要求过程语句中采用条件语句实现，编译通过之后要求进行仿真，观察仿真结果，仿真通过后，输入信号结合按键，输出信号结合LED，在硬件进行验证。

实现2输入与门的行为描述代码如下：

module and_gate(
    input a,
    input b,
    output reg out
);

always @(*)
begin
    if(a==1 && b==1)
        out = 1;
    else
        out = 0;
end

endmodule

在代码中，使用 `always` 关键字表示组合逻辑，当输入信号 `a` 和 `b` 均为高电平时，输出信号 `out` 为高电平，否则为低电平。

接下来进行仿真，可以使用 Verilog 的仿真工具来进行。仿真代码如下：

module testbench;

    // instantiate the module to be tested
    and_gate and_gate_inst(
        .a(a),
        .b(b),
        .out(out)
    );

    // define the inputs and outputs
    reg a, b;
    wire out;

    // clock generation
    initial
    begin
        $dumpfile("and_gate.vcd");
        $dumpvars(0, testbench);
        $monitor($time, " a=%b, b=%b, out=%b", a, b, out);

        #1 a = 0; b = 0;
        #1 a = 0; b = 1;
        #1 a = 1; b = 0;
        #1 a = 1; b = 1;
        #1 $finish;
    end

endmodule

在仿真代码中，先实例化了待测试的 `and_gate` 模块，并定义了输入 `a` 和 `b`，以及输出 `out`。接着使用 `$dumpfile` 和 `$dumpvars` 命令设置仿真数据输出的文件和变量。然后通过 `initial` 关键字定义时钟周期，通过 `$monitor` 命令监测输入和输出信号的变化情况，最后通过 `$finish` 命令结束仿真。

在终端输入 `iverilog and_gate.v testbench.v` 进行编译，然后输入 `vvp a.out` 进行仿真，得到仿真结果如下：

     0 a=0, b=0, out=0
     1 a=0, b=1, out=0
     2 a=1, b=0, out=0
     3 a=1, b=1, out=1

可以看到，仿真结果与预期的逻辑功能一致。

最后，将仿真通过的代码烧录到硬件中，并连接按键和 LED 进行验证。将按键连接到输入 `a` 和 `b` 上，将 LED 连接到输出 `out` 上，当按键均为高电平时，LED 亮起，否则熄灭。