Vivado仿真程序关于采用 EGo1 中的两组数码管,让该8个数码管循环显示:01234567, 12345678,23456789..电路的输入信号 en 进行启动或暂停:用按键控制循环,拔一下显示下一组数
时间: 2024-03-01 18:49:28 浏览: 160
这个题目需要你使用 Vivado 软件编写一个仿真程序,控制 EGo1 板卡上的两组数码管,让它们循环显示 01234567, 12345678,23456789 等数字。同时,需要用按键控制循环,拔一下就可以显示下一组数字。
在 Vivado 中,你需要创建一个新的工程,然后添加约束文件、源文件和仿真测试文件。约束文件中需要设置板卡上的管脚与 FPGA 引脚的对应关系,源文件中需要编写 VHDL 代码来实现数码管循环显示的功能,仿真测试文件中需要编写测试代码来测试你的设计。
下面是大致的设计思路:
1. 在 VHDL 代码中定义一个计数器,每次计数器加一,当计数器达到一定值时,根据需要显示的数字进行更新。
2. 在 VHDL 代码中定义一个状态机,用来控制数码管的循环显示和按键控制。
3. 在 VHDL 代码中定义一个输入信号 en,用来启动或暂停循环显示。
4. 在仿真测试中,通过模拟按键的输入来测试按键控制功能。
5. 在仿真测试中,通过模拟输入信号 en 的变化来测试启动或暂停循环显示的功能。
最后,你需要编译、综合和实现你的设计,并在 EGo1 板卡上进行验证。
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Vivado仿真程序代码关于采用 EGo1 中的两组数码管,让该8个数码管循环显示:01234567, 12345678,23456789..电路的输入信号 en 进行启动或暂停:用按键控制循环,拔一下显示下一组数
以下是一个基于 Verilog 语言的仿真程序代码,实现了您所描述的功能:
```
module digit_display(
input clk,
input rst,
input en,
input next,
output reg [7:0] seg,
output reg [1:0] sel
);
reg [3:0] cnt;
reg [3:0] num;
reg [31:0] clk_div;
wire [3:0] num_next;
assign num_next = {num[2:0], next};
always @(posedge clk) begin
if (rst) begin
cnt <= 0;
num <= 4'b0000;
clk_div <= 0;
end
else begin
if (en) begin
if (cnt == 4'b1111) begin
cnt <= 0;
num <= num_next;
end
else begin
cnt <= cnt + 1;
end
clk_div <= clk_div + 1;
end
end
end
always @(posedge clk) begin
case(num[3:0])
4'b0000: seg <= 8'b11000000; //0
4'b0001: seg <= 8'b11111001; //1
4'b0010: seg <= 8'b10100100; //2
4'b0011: seg <= 8'b10110000; //3
4'b0100: seg <= 8'b10011001; //4
4'b0101: seg <= 8'b10010010; //5
4'b0110: seg <= 8'b10000010; //6
4'b0111: seg <= 8'b11111000; //7
4'b1000: seg <= 8'b10000000; //8
4'b1001: seg <= 8'b10010000; //9
default: seg <= 8'b11111111; //disable
endcase
end
always @(posedge clk) begin
case(cnt)
4'b0000: sel <= 2'b11;
4'b0001: sel <= 2'b10;
4'b0010: sel <= 2'b01;
4'b0011: sel <= 2'b00;
4'b0100: sel <= 2'b11;
4'b0101: sel <= 2'b10;
4'b0110: sel <= 2'b01;
4'b0111: sel <= 2'b00;
4'b1000: sel <= 2'b11;
4'b1001: sel <= 2'b10;
4'b1010: sel <= 2'b01;
4'b1011: sel <= 2'b00;
4'b1100: sel <= 2'b11;
4'b1101: sel <= 2'b10;
4'b1110: sel <= 2'b01;
4'b1111: sel <= 2'b00;
endcase
end
endmodule
```
该代码中包含一个名为 `digit_display` 的模块,它实现了数码管的驱动逻辑。在模块中,`clk` 和 `rst` 是时钟和重置信号,`en` 是控制启动或暂停的信号,`next` 是控制数字轮流显示的信号,`seg` 和 `sel` 是分别表示数码管段选和位选的输出端口。
在 `always` 块中,使用了计数器 `cnt` 记录当前数码管的位选信号,使用了计数器 `clk_div` 记录时钟周期数。同时,使用了 `case` 语句实现了数字的显示和位选信号的切换。
需要注意的是,该代码仅为仿真程序,需要在 Vivado 中生成测试文件并进行仿真测试。同时,需要根据具体的硬件平台进行相应的配置和适配。
关于采用 EGo1 中的两组数码管,让该8个数码管循环显示:01234567, 12345678,23456789..电路的输入信号 en 进行启动或暂停:用按键控制循环,拔一下显示下一组数的Vivado仿真程序代码
很抱歉,我之前的回答有误,这里提供一个更完整的Verilog代码实现,实现了通过按键控制循环的启动和暂停,以及拔出按键后自动切换到下一组数:
```verilog
module top_module (
input clk, // 时钟信号
input reset, // 复位信号
input key, // 按键信号
output [7:0] an_out, // 数码管使能信号
output [6:0] seg_out // 数码管段选信号
);
// 定义数码管显示的数字
reg [6:0] num_list [0:2] = '{7'b0111111, 7'b0000110, 7'b1011011};
// 定义数码管显示的组数
reg [1:0] num_idx = 2'h0;
// 定义状态机控制数码管的循环显示
reg [2:0] state = 3'h0;
// 定义按键状态
reg key_state = 1'b0;
// 时钟分频模块
reg [23:0] cnt = 24'h0;
wire clk_div = (cnt == 24'h0);
assign cnt = clk_div ? 24'h0 : cnt + 1;
// 定义状态机控制数码管的循环显示
always @(posedge clk) begin
if (reset) begin
state <= 3'h0;
num_idx <= 2'h0;
end else begin
case (state)
3'h0: begin
if (key_state && key) begin
state <= 3'h1;
end else begin
state <= 3'h0;
end
end
3'h1: begin
seg_out <= num_list[num_idx];
an_out <= {1'b0, 7'b1111110};
if (clk_div) begin
state <= 3'h2;
end else begin
state <= 3'h1;
end
end
3'h2: begin
an_out <= {1'b0, 7'b1111110};
if (clk_div) begin
num_idx <= (num_idx == 2'h2) ? 2'h0 : num_idx + 1;
state <= 3'h1;
end else begin
state <= 3'h2;
end
end
default: state <= 3'h0;
endcase
end
end
// 定义按键控制模块
always @(posedge clk) begin
if (reset) begin
key_state <= 1'b0;
end else begin
if (key_state && ~key) begin
key_state <= 1'b0;
end else if (~key_state && key) begin
key_state <= 1'b1;
end else begin
key_state <= key_state;
end
end
end
// 定义模块实例,用于控制数码管的显示
display_controller display_controller_inst(
.en_in(1'b1),
.an_out(an_out),
.seg_out(seg_out)
);
endmodule
module display_controller (
input en_in, // 使能信号
output [7:0] an_out, // 数码管使能信号
output [6:0] seg_out // 数码管段选信号
);
// 数码管显示的数字
reg [6:0] num_list [0:9] = '{7'b0111111, 7'b0000110, 7'b1011011, 7'b1001111, 7'b1100110, 7'b1101101, 7'b1111101, 7'b0000111, 7'b1111111, 7'b1101111};
// 数码管的共阳极连接方式
assign an_out = 8'b11111110;
// 数码管的共阳极连接方式
always @(en_in) begin
if (en_in) begin
case (seg_out)
7'b0000001: seg_out = num_list[0];
7'b0000010: seg_out = num_list[1];
7'b0000100: seg_out = num_list[2];
7'b0001000: seg_out = num_list[3];
7'b0010000: seg_out = num_list[4];
7'b0100000: seg_out = num_list[5];
7'b1000000: seg_out = num_list[6];
7'b0000000: seg_out = num_list[7];
default: seg_out = num_list[8];
endcase
end else begin
seg_out = 7'b0000000;
end
end
endmodule
```
在上述代码中,我们使用状态机来控制数码管的循环显示。`num_list` 数组定义了数码管显示的数字,`num_idx` 定义了当前显示的数字组数,`key_state` 表示按键状态。 `display_controller` 模块用于控制数码管的显示,`an_out` 为数码管的使能信号,`seg_out` 为数码管的段选信号。
你需要将上述代码保存为 Verilog 文件,并在 Vivado 中创建一个新的 Vivado 工程。将文件添加到工程中,并完成综合、布局、生成比特流的流程。将比特流文件下载到 FPGA 中,并连接数码管和按键,你就可以测试你的设计了。
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