Verilog生成一个十进制乘法器

以下是一个简单的Verilog代码，生成一个4位十进制乘法器：

module decimal_multiplier(input [3:0] a, b, output reg [7:0] out);

always @ (*)
begin
    out = a * b;
end

endmodule

在这个代码中，输入a和b是4位的十进制数，输出out是8位的十进制数，因为两个4位的十进制数相乘最多会得到一个8位的十进制数。在always块中，我们使用乘法操作符*来计算a和b的乘积，并将结果存储在out中。要使用这个模块，只需要在你的代码中实例化它，并将a和b的值赋给输入端口，然后读取输出端口的值即可。