verdi 如何查看一个信号的 drive

在Verilog中，可以使用 `$monitor` 或 `$display` 语句来显示信号的驱动情况。这两个语句都可以输出变量的值，并且可以指定输出的格式。以下是一个简单的例子：

module test;
  reg a, b, c;
  
  always @(*) begin
    c = a & b;
  end
  
  initial begin
    $monitor("a=%b, b=%b, c=%b", a, b, c);
    a = 1;
    b = 0;
    #10;
    b = 1;
    #10;
    $finish;
  end
endmodule

在这个例子中，我们定义了三个信号 `a`、`b` 和 `c`，并在 `always` 块中将 `c` 定义为 `a` 和 `b` 的按位与。在 `initial` 块中，我们使用 `$monitor` 语句来输出 `a`、`b` 和 `c` 的值，并在一些时间后更改了 `a` 和 `b` 的值。运行这个模块，你将会看到输出的结果中包含了 `a`、`b` 和 `c` 的当前值，以及它们在每次变化时的值。

你还可以使用 `$display` 语句来输出信号的值，但它不会自动更新，需要在代码中手动添加。