Vivado 2018.3软件FPGA _Verilog HDL__Basys3四位数码管动态显示的实现

下面是使用Vivado 2018.3软件和Verilog HDL语言实现Basys3四位数码管动态显示的一个简单例子。

首先，在Vivado中创建一个新项目，添加Basys3开发板作为目标板卡，并设置好约束文件。

然后，我们需要创建一个Verilog模块，用于控制四位数码管的动态显示。以下是一个示例代码：

module digit_display(
    input clk, // 时钟信号
    input [3:0] data_in, // 输入数据，4位二进制数值
    output reg [6:0] anodes, // 数码管阳极输出
    output reg [6:0] segments // 数码管阴极输出
);

reg [25:0] counter; // 计数器，用于控制数码管动态显示
reg [3:0] digit; // 当前显示的数码管编号

// 数码管显示控制
always @(posedge clk) begin
    counter <= counter + 1;
    if(counter == 250000) begin // 50Hz 的刷新频率
        counter <= 0;
        digit <= digit + 1;
        if(digit == 4) begin
            digit <= 0;
        end
    end
end

// 数码管数据输出
always @(posedge clk) begin
    case(digit)
        0: begin
            anodes <= 7'b1111110;
            segments <= {
                data_in[0] ? 7'b0000001 : 7'b1111110,
                data_in[1] ? 7'b0000001 : 7'b1111110,
                data_in[2] ? 7'b0000001 : 7'b1111110,
                data_in[3] ? 7'b0000001 : 7'b1111110
            };
        end
        1: begin
            anodes <= 7'b1100111;
            segments <= {
                data_in[0] ? 7'b0000001 : 7'b1111110,
                data_in[1] ? 7'b0000001 : 7'b1111110,
                data_in[2] ? 7'b0000001 : 7'b1111110,
                data_in[3] ? 7'b0000001 : 7'b1111110
            };
        end
        2: begin
            anodes <= 7'b1001111;
            segments <= {
                data_in[0] ? 7'b0000001 : 7'b1111110,
                data_in[1] ? 7'b0000001 : 7'b1111110,
                data_in[2] ? 7'b0000001 : 7'b1111110,
                data_in[3] ? 7'b0000001 : 7'b1111110
            };
        end
        3: begin
            anodes <= 7'b1110011;
            segments <= {
                data_in[0] ? 7'b0000001 : 7'b1111110,
                data_in[1] ? 7'b0000001 : 7'b1111110,
                data_in[2] ? 7'b0000001 : 7'b1111110,
                data_in[3] ? 7'b0000001 : 7'b1111110
            };
        end
    endcase
end

endmodule

在这个模块中，我们使用计数器和一个 `digit` 变量来控制四位数码管的动态显示。每个数码管的数据由输入的 4 位二进制数值决定，通过 `case` 语句来选择要显示的数码管。在每个时钟上升沿时，根据 `digit` 的值输出相应的阳极和阴极信号。

最后，将这个Verilog模块添加到Vivado项目中，并生成比特流文件，烧录到Basys3开发板上即可实现四位数码管的动态显示。