若在实验模型机中增设一条“逻辑异或”指令，则请给出该指令微程序方框图

以下是一种可能的逻辑异或指令的微程序方框图：


其中：

1. 第一个微指令（FETCH）从存储器中取出指令并将其存储到指令寄存器中。

2. 第二个微指令（DECODE）解码指令，并将操作数的地址存储到MAR中。

3. 第三个微指令（FETCH OPERAND）从存储器中读取操作数，并将其存储到MDR中。

4. 第四个微指令（XOR）对指令寄存器和操作数进行逻辑异或操作，并将结果存储到累加器中。

5. 第五个微指令（STORE RESULT）将累加器中的结果存储到存储器中指定的地址中。

在执行逻辑异或指令时，计算机将从存储器中读取两个操作数并进行逻辑异或操作，然后将结果存储到存储器中指定的地址中。

相关问题

计算机组成原理，若在实验模型机中增设一条"逻辑异或"指令，则请给出该指令微程序方框图，并填写下面的表。指令 指令格式 ir (3-2) rd 名称 逻辑异或 助记符 XOR Rd , Rs 功能 Rd - Rd xor Rs IR (7-4) 1111 IR (1-0) Rs

好的，根据您的要求，我为您提供一份微程序方框图，如下所示：

       IR(7-4)=1111
       IR(1-0)=Rs
       Rd <= Rd XOR Rs
       PC <= PC + 1

其中，符号“<=”表示数据的写入操作，符号“+”表示加法操作。

同时，我也为您填写了表格，如下所示：

| 指令 | 指令格式 | ir (3-2) | rd | 名称 | 助记符 | 功能 |
| --- | --- | --- | --- | --- | --- | --- |
| 逻辑异或 | IR格式 | 11 | 目标寄存器 | 逻辑异或 | XOR Rd , Rs | Rd = Rd xor Rs |
| | | | | | | |

请注意，这里的微程序方框图仅是一个简化版的示意图，实际上还需要包含更多控制信号和数据通路。