设计一个带使能控制和异步清零的8位寄存器，实现8位输入的锁存，testbench

Verilog代码如下：

module register_8bit(
    input clk,       // 时钟信号
    input en,        // 使能信号
    input rst,       // 异步清零信号
    input [7:0] din, // 8位数据输入
    output reg [7:0] dout // 8位数据输出
);

always @(posedge clk or negedge rst) begin
    if (~rst) begin  // 异步清零
        dout <= 8'b0;
    end else if (en) begin  // 使能
        dout <= din;
    end
end

endmodule

testbench代码如下：

module register_8bit_tb();

reg clk, en, rst;
reg [7:0] din;
wire [7:0] dout;

register_8bit uut (
    .clk(clk),
    .en(en),
    .rst(rst),
    .din(din),
    .dout(dout)
);

initial begin
    clk = 0;
    en = 0;
    rst = 0;
    din = 8'b0;

    #10 rst = 1;
    #10 rst = 0;

    #10 en = 1;
    #10 din = 8'b10101010;
    #10 din = 8'b01010101;
    #10 en = 0;
end

always #5 clk = ~clk;

endmodule

在 testbench 中，我们首先将异步清零信号 rst 置为 1，保持一段时间后再置为 0，这样可以确保初始状态下寄存器的输出都为0。然后，我们将使能信号 en 置为1，并输入8位数据 10101010，然后再输入8位数据01010101，最后将使能信号置为0，观察寄存器的输出是否正确。