为下述代码编写能在modelsim上仿真的testbench文件module pc(pc,clock,reset,npc); input clock; input reset; input [31:0] npc; output reg [31:0] pc; always @(posedge clock) begin if (reset == 1) begin pc <= 32'h00003000; end else begin pc <= npc; end end endmodule

好的，这是一个简单的PC模块，我可以为您提供一个测试台文件。以下是一个简单的testbench的示例，您可以根据需要进行修改：

`timescale 1ns / 1ns

module tb_pc();

    // Inputs
    reg clock;
    reg reset;
    reg [31:0] npc;

    // Outputs
    wire [31:0] pc;

    // Instantiate the Unit Under Test (UUT)
    pc uut (
        .clock(clock), 
        .reset(reset), 
        .npc(npc), 
        .pc(pc)
    );

    initial begin
        // Initialize Inputs
        clock = 0;
        reset = 1;
        npc = 32'h00003200;

        // Wait 100 ns for global reset to finish
        #100 reset = 0;

        // Add your test cases here

        // Finish the test after a few clock cycles
        #1000 $finish;
    end

    always #5 clock = ~clock;

endmodule

在这个测试台中，我们首先初始化了输入信号 `clock` 和 `reset`，然后等待100纳秒以使全局复位完成。在那之后，您可以添加您自己的测试用例。请注意，我们使用了一个always块来生成时钟信号 `clock`。最后，我们在1000纳秒后调用 `$finish` 来结束仿真。您可以根据需要修改这个测试台。