verilog中多个always块执行有顺序之分吗

在 Verilog 中，如果有多个 always 块，并且它们使用同样的敏感信号（sensitivity list），那么它们的执行顺序是未定义的（undefined order），这意味着编译器可以按任意顺序执行这些 always 块。因此，应该避免在同一个模块中使用多个 always 块来驱动同一个敏感信号。如果必须使用多个 always 块，建议使用不同的敏感信号，以确保它们的执行顺序与编写者的预期一致。